KR100548513B1 - 에스티아이 공정을 개선하기 위한 리버스 에치백 방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 개선하기 위한 리버스 에치백(Reverse etchback) 방법을 개시한다. 개시된 본 발명의 방법은, 기판 필드 영역을 가리는 리버스 마스크를 형성하는 단계와 상기 리버스 마스크를 포함하여 기판 액티브 영역 상에 증착된 트렌치 매립용 산화막을 식각하는 단계로 구성되어 STI 공정에서의 상기 트렌치 매립용 산화막의 CMP(Chemical Mechanical Polishing) 균일도를 높이는 STI 공정을 개선하기 위한 리버스 에치백 방법에 있어서, 상기 리버스 마스크는 기판 액티브 영역을 가리는 액티브 마스크의 리버스 톤(reverse tone) 노광을 통해 형성하고, 상기 리버스 에치백은 CF4 가스와 CHF3 가스가 1:9∼11의 비율로 함유된 식각 가스를 사용해서 수행하여 액티브 영역 경계에서의 산화막이 완만하게 경사진 슬로프를 갖도록 수행하는 것을 특징으로 한다. 본 발명에 따르면, 리버스 마스크를 기존 액티브 마스크의 리버스 톤 노광을 통해 형성하기 때문에 리버스 마스크를 형성하기 위한 별도의 노광 마스크를 제작할 필요가 없으며, 또한, 리버스 에치백을 액티브 영역의 경계에서 완만한 슬로프를 갖도록 수행하기 때문에 액티브 데미지의 유발을 방지할 수 있다.
Description
도 1은 종래 리버스 에치백 방법에서의 문제점을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 리버스 에치백 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 산화막
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히, STI(Shallow Trench Isolation) 공정을 개선하기 위해 제안된 리버스 에치백(Reverse etchback) 공정에서의 액티브 데지미 발생을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상 의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브(active) 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있기 때문이다.
이하에서는 종래의 STI 공정을 이용한 반도체 소자의 소자분리방법을 간략하게 설명하도록 한다.
먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 다음, 필드(field) 영역에 해당하는 기판 부분이 노출되도록 패드질화막과 패드산화막을 패터닝하고, 이어서, 노출된 기판 부분을 식각하여 트렌치를 형성한다. 그런다음, 식각 데미지의 회복시키기 위해 희생 산화 공정을 수행한 후, 트렌치 상단 가장자리의 라운딩을 위해 월 산화 공정을 수행한다. 이어서, 트렌치를 매립하도록 기판 전면 상에 산화막을 증착한 후, 패드질화막이 노출될 때까지 산화막을 CMP(Chemical Mechanical Polishing)한다. 그리고나서, 트렌치 식각시의 식각 장벽으로 이용된 패드질화막을 제거함으로써 소자분리막의 형성을 완성한다.
그러나, 전술한 종래의 STI 공정에 따르면, 산화막에 대한 CMP 공정에서 표면 단차 및 질화막과 산화막간의 연마 속도 차이로 인해 소자분리막 표면에서의 디싱(dishing)이 발생하는 등, 소자 특성 저하가 유발된다.
따라서, CMP 균일도를 높여 STI 공정의 문제를 개선하고자, 기판 액티브 영역 상에 증착된 산화막의 일부 두께를 제거한 후에 산화막의 CMP를 행함으로써 소자분리막 표면에서의 디싱 발생이 방지되도록 한 리버스 에치백(Reverse etchback) 공정이 제안되었다.
그러나, 상기 리버스 에치백 공정은 필드 영역을 가리는 리버스 마스크를 사용하여 진행하게 되며, 이때, 상기 리버스 마스크는 기존의 액티브 마스크(active mask)를 다운사이징(downsizing)하는 툴링(tooling) 작업을 통해 형성하는 것이 일반적이며, 이에 따라, 상기 리버스 마스크를 형성하기 위해서는 또 다른 노광 마스크를 추가로 제작해야 하므로 비용 추가가 필연적이고, 또한, 상기 툴링에 따른 로드(load)가 발생하게 된다.
특히, 상기 툴링 작업을 타이트(tight)하게 하는 경우, 도 1에 도시된 바와 같이, 트렌치 매립용 산화막(4)의 리버스 에치백시에 액티브 데미지(active damage : 5)가 발생됨으로써, 소자 특성 저하가 유발된다.
도 1에서, 도면부호 1은 실리콘 기판, 2는 패드산화막, 그리고, 3은 패드질화막을 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리버스 마스크를 형성하기 위한 새로운 노광 마스크를 제작할 필요가 없고, 그리고, 액티브 데미지를 유발하지 않는 STI 공정을 개선하기 위한 리버스 에치백 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 기판 필드 영역을 가리는 리버스 마스크를 형성하는 단계와 상기 리버스 마스크를 포함하여 기판 액티브 영역 상에 증착된 트렌치 매립용 산화막을 식각하는 단계로 구성되어 STI 공정에서의 상기 트렌치 매립용 산화막의 CMP 균일도를 높이는 STI 공정을 개선하기 위한 리버스 에치백 방법에 있어서, 상기 리버스 마스크는 기판 액티브 영역을 가리는 액티브 마스크의 리버스 톤(reverse tone) 노광을 통해 형성하고, 상기 리버스 에치백은 CF4 가스와 CHF3 가스가 1:9∼11의 비율로 함유된 식각 가스를 사용해서 수행하여 액티브 영역 경계에서의 산화막이 완만하게 경사진 슬로프를 갖도록 수행하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법을 제공한다.
여기서, 상기 리버스 마스크는 기판 액티브 영역 안쪽으로 0.15∼0.25㎛ 들어오게 형성함이 바람직하다.
상기 리버스 에치백은 산화막이 50∼60°의 슬로프를 갖도록 수행한다.
또한, 상기 리버스 에치백은 1∼1000W의 파워 및 5∼500mTorr의 압력 조건으로 수행하며, 아울러, 기판 액티브 영역 상에서의 산화막 잔류 두께(Rox)를 1000Å 이상 유지하도록 하는 타켓으로 수행한다.
본 발명에 따르면, 리버스 마스크를 기존 액티브 마스크의 리버스 톤 노광을 통해 형성하기 때문에 리버스 마스크를 형성하기 위한 별도의 노광 마스크를 제작할 필요가 없으며, 또한, 리버스 에치백을 액티브 영역의 경계에서 완만한 슬로프를 갖도록 수행하기 때문에 액티브 데미지의 유발을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 2는 본 발명의 실시예에 따른 리버스 에치백 방법을 설명하기 위한 단면도이다.
우선, 본 발명의 리버스 에치백 방법은 기판 필드 영역(FR)을 가리는 리버스 마스크(도시안됨)를 형성하기 위해 별도의 노광 마스크를 제작하지 않으며, 그 대신, 기존의 액티브 마스크를 사용하면서 리버스 톤(reverse tone)의 노광을 행하여 상기 리버스 마스크를 형성한다.
이 경우, 본 발명의 방법은 리버스 마스크를 형성하기 위한 별도의 노광 마스크가 필요치 않는 바, 새로운 마스크 공정 추가에 따른 비용 증가를 방지할 수 있다.
또한, 리버스 마스크를 형성함에 있어서는 과소노광(underexposure)를 행하여 상기 리버스 마스크가 액티브 영역(AR)과의 경계에서 액티브 영역(AR) 안쪽으로 소정 폭, 예컨데, 0.15∼0.25㎛, 바람직하게 0.20㎛ 정도 들어오게 함으로써, 후속하는 리버스 에치백시에 액티브 데미지의 발생을 방지하는데 도움을 줄 수 있다.
다음으로, 상기 리버스 마스크를 이용한 리버스 에치백은, 도 2에 도시된 바와 같이, 90°의 슬로프를 갖게 되는 종래의 그것과는 달리 액티브 영역(AR) 경계에서 트렌치 매립용 산화막(24)이 완만하게 경사진 슬로프(slope)를 갖도록, 예컨데, 50∼60°정도로 경사진 슬로프를 갖도록 진행한다.
여기서, 산화막(24)이 액티브 영역 경계에서 완만하게 경사진 슬로프를 갖도록 하기 위해 본 발명은 리버스 에치백을 CH4 및 CHF3를 함유한 식각 가스로 수행 하되 상기 CHF3의 비율을 높여 폴리머(polymer)가 쌓이게 한다. 예컨데, CF4와 CHF3 가스의 비율은 기존 1:1에서 1:9∼11, 바람직하게 1:10 정도로 한다. 또한, 상기 리버스 에치백은 1∼1000W의 파워 및 5∼500mTorr의 압력 조건하에서 수행한다. 이 경우, 상기 폴리머는 액티브 영역(AR)의 경계에 쌓이게 되어 상기 액티브 영역(AR)의 경계는 완만한 슬로프를 갖게 되며, 이에 따라, 리버스 에치백시 액티브 데미지는 효과적으로 방지될 수 있다.
한편, 상기 리버스 에치백은 잔류되는 산화막의 두께(Rox)가 1000Å 이상을 유지하도록 하는 타켓으로 수행함이 바람직하다.
도 2에서, 미설명된 도면부호 21은 실리콘 기판, 22는 패드산화막, 그리고, 23은 패드질화막을 각각 나타낸다.
이상에서와 같이, 본 발명은 기존 액티브 마스크의 리버스 노광을 통해 기판 필드 영역을 가지는 리버스 마스크를 형성하므로, 별도의 마스크 공정이 필요치 않아 새로운 마스크 제작에 따른 비용 증가를 방지할 수 있다.
또한, 본 발명은 리버스 에치백시 산화막이 액티브 영역의 경계에서 완만하게 경사진 슬로프를 갖도록 함으로써 액티브 데미지의 발생을 효과적으로 억제시킬 수 있는 바, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 기판 필드 영역을 가리는 리버스 마스크를 형성하는 단계와 상기 리버스 마스크를 포함하여 기판 액티브 영역 상에 증착된 트렌치 매립용 산화막을 식각하는 단계로 구성되어 STI(Shallow Trench Isolation) 공정에서의 상기 트렌치 매립용 산화막의 CMP(Chemical Mechanical Polishing) 균일도를 높이는 STI 공정을 개선하기 위한 리버스 에치백 방법에 있어서,상기 리버스 마스크는 기판 액티브 영역을 가리는 액티브 마스크의 리버스 톤(reverse tone) 노광을 통해 형성하고,상기 리버스 에치백은 CF4 가스와 CHF3 가스가 1:9∼11의 비율로 함유된 식각 가스를 사용해서 수행하여 액티브 영역 경계에서의 산화막이 완만하게 경사진 슬로프를 갖도록 하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법.
- 제 1 항에 있어서, 상기 리버스 마스크는기판 액티브 영역 안쪽으로 0.15∼0.25㎛ 들어오게 형성하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법.
- 제 1 항에 있어서, 상기 리버스 에치백은 산화막이 50∼60°의 슬로프를 갖도록 수행하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법.
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- 제 1 항에 있어서, 상기 리버스 에치백은1∼1000W의 파워 및 5∼500mTorr의 압력 조건으로 수행하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법.
- 제 1 항에 있어서, 상기 리버스 에치백은기판 액티브 영역 상에서의 산화막 잔류 두께(Rox)를 1000Å 이상 유지하도록 하는 타켓으로 수행하는 것을 특징으로 하는 STI 공정을 개선하기 위한 리버스 에치백 방법.
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101035376B1 (ko) * | 2009-01-19 | 2011-05-20 | 한국단자공업 주식회사 | 퓨즈박스 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043133B2 (ja) * | 1977-04-20 | 1985-09-26 | 東京光学機械株式会社 | 自動検眼装置 |
JPS6124183B2 (ko) * | 1981-03-18 | 1986-06-10 | Sanyo Kokusaku Pulp Co | |
US6169012B1 (en) * | 1998-06-03 | 2001-01-02 | United Microelectronics Corp. | Chemical mechanical polishing for forming a shallow trench isolation structure |
US6372605B1 (en) * | 2000-06-26 | 2002-04-16 | Agere Systems Guardian Corp. | Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043133B2 (ja) * | 1977-04-20 | 1985-09-26 | 東京光学機械株式会社 | 自動検眼装置 |
JPS6124183B2 (ko) * | 1981-03-18 | 1986-06-10 | Sanyo Kokusaku Pulp Co | |
US6169012B1 (en) * | 1998-06-03 | 2001-01-02 | United Microelectronics Corp. | Chemical mechanical polishing for forming a shallow trench isolation structure |
US6372605B1 (en) * | 2000-06-26 | 2002-04-16 | Agere Systems Guardian Corp. | Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100741581B1 (ko) | 2005-12-17 | 2007-07-20 | 동부일렉트로닉스 주식회사 | Cmos 이미지 센서의 셀로우 트랜치 소자분리막의형성방법 |
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