KR101024335B1 - 반도체 소자의 소자 분리막 형성방법 및 이를 이용한게이트 산화막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자 분리막 형성방법 및 이를 이용한 게이트 산화막 형성방법에 관한 것으로, 반도체 소자 제조공정에서 게이트 산화막 증착 전에 실시되는 다수의 세정공정에 의해 소자 분리막에 모트(moat)가 발생되는 것을 방지하기 위하여 소자 분리막 상에 질화막을 증착한다. 따라서, 본 발명은 STI(Shallow Trench Isolation) 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지할 수 있다. 더우기, 소자 분리막의 모서리 부위에 발생되는 모트를 방지하여 게이트 산화막의 얇아짐 현상을 방지함으로써 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다.

STI(Shallow Trench Isolation), 소자 분리막, INWE, GOI, TDDB

Description

반도체 소자의 소자 분리막 형성방법 및 이를 이용한 게이트 산화막 형성방법{A METHOD FOR FORMING AN ISOLATION LAYER IN SEMICONDUCTOR DEVICE AND A METHOD FOR A GATE OXIDE USING THE SAME}

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 및 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다.

도 9 및 도 10은 종래기술에 따른 반도체 소자의 소자 분리막 및 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판

12 : 패드 산화막

13 : 패드 질화막

14 : 포토레지스트 패턴

15 : 트렌치

16, 18 : HDP 산화막

17 : 보화막

19 : 게이트 산화막

20 : 폴리 실리콘층

본 발명은 반도체 소자의 소자 분리막 형성방법 및 이를 이용한 게이트 산화막 형성방법에 관한 것으로, 특히 STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지하는 한편, GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지 할 수 있는 반도체 소자의 소자 분리막 형성방법 및 게이트 산화막 형성방법에 관한 것이다.

최근에는 로직(logic) 0.25급 이하의 소자 분리공정에서는 STI(Shallow Trench Isolation) 방식이 사용되고 있다. STI 방식은 기존의 LOCOS(LOCal Oxidation of Silicon) 방식에서 발생되는 문제, 예컨대 버즈 비크(bird's beak) 현상을 해결하였다.

그러나, STI 방식을 통해 형성된 트렌치(trench)의 구조적인 특성상 공정진행시 여러가지 문제가 발생되고 있다. 첫째, 트렌치를 형성하기 위한 식각공정 후 액티브 영역(active region)의 모서리(edge)가 날카롭게(sharp) 형성된다. 둘째, 후속 SC-1을 이용한 세정공정과 같은 화학처리에 의해 도 9에 도시된 'A'와 같이 소자 분리막의 모서리 부위에서 산화막이 과다 침식(encroaching)되어 모트(moat) 가 발생된다. 셋째, 도 10에 도시된 'B'와 같이 모트 발생 부위에서 게이트 산화막이 얇게 형성된다. 통상, 상기에서 SC-1을 이용한 세정공정은 게이트 산화막 증착 전에 실시된다.

상기한 문제들은 반도체 소자의 비정상적인 동작, 예컨대 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등을 발생시키는 한편, GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 신뢰성 특성을 저하시키는 요인이 된다. 여기서, TDDB는 반도체 소자 동작 중 게이트 산화막이 얼마 정도까지 브레이크 다운(breakdown) 없이 동작할 수 있는 지를 평가하는 가장 중요한 신뢰성 항목이다. 한편, 도 9 및 도 10에서 미설명된 참조부호 '1'은 반도체 기판이고, '2'는 소자 분리막이고, '3'은 게이트 산화막이며, '4'는 폴리 실리콘막이다.

따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE(Inverse Narrow Width Effect) 현상 등이 발생하는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 상기한 반도체 소자의 소자 분리막 형성방법을 통해 게이트 산화막의 얇아짐 현상을 방지하여 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되 는 것을 방지할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데 다른 목적이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제1 산화막을 증착하는 단계와, 상기 제1 산화막을 제1 습식식각공정을 통해 상기 트렌치의 상부 내측벽의 일부를 노출시키는 단계와, 상기 트렌치를 갖는 전체 구조 상부면의 단차를 따라 질화막을 형성하는 단계와, 상기 질화막 상에 제2 산화막을 증착하는 단계와, 상기 제2 산화막 및 상기 패드 질화막을 평탄화 공정을 통해 제거하여 상기 패드 산화막을 노출시키는 단계와, 상기 패드 산화막을 제2 습식식각공정을 통해 제거하여 상기 질화막을 노출시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법이 제공된다.

또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 상기 소자 분리막 형성방법을 이용하여 소자 분리막을 형성하는 단계와, 상기 질화막이 형성된 전체 구조 상부에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법이 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 그리고, 이하에서 설명되는 동일한 참조부호는 동일한 기능을 수행하는 동일한 구성요소이다.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도들이다. 그리고, 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시된 도면이다.

도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(11)이 제공된다. 일례로, 전처리 세정공정은 DHF(Diluted HF)와 SC-1(NH₄OH/H₂O₂/H₂O)을 이용하여 실시되거나, BOE(Buffer Oxide Etchant)와 SC-1을 이용하여 실시될 수 있다.

이어서, 반도체 기판(11) 상에는 패드 산화막(12)과 패드 질화막(13)이 순차적으로 형성된다. 이때, 패드 산화막(12)은 반도체 기판(10)의 상부 표면의 결정결함 및 표면 처리를 위하여 건식 또는 습식산화방식을 이용하여 형성될 수 있다. 그리고, 패드 산화막(12)은 일례로 100Å 내지 150Å의 두께로 형성될 수 있다. 패드 질화막(13)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 통해 증착될 수 있다. 그리고, 패드 질화막(13)은 1500Å 내지 2000Å의 두께로 형성될 수 있다.

이어서, 패드 질화막(13)의 증착공정이 완료된 전체 구조 상부에는 포토레지 스트(photoresist)가 도포된다. 그리고, 상기 포토레지스트에 대하여 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(photoresist pattern; 14)을 형성한다.

이어서, 포토레지스트 패턴(14)을 이용한 식각공정을 실시하여 트렌치(15)를 형성한다.

도 2를 참조하면, 도 1에서 식각 마스크로 사용된 포토레지스트 패턴(14)은 스트립(strip) 공정을 통해 제거된다.

이어서, 트렌치(15)가 완전히 매립되도록 전체 구조 상부에는 소자 분리막용 산화막(16)이 증착된다. 소자 분리막용 산화막(16)은 일례로 HDP(High Density Plasma) 산화막으로 형성될 수 있다. 그리고, HDP 산화막(16)은 5000Å 내지 6000Å의 두께로 형성될 수 있다.

도 3을 참조하면, 도 2에서 증착된 HDP 산화막(16)은 습식식각공정에 의해 식각된다. 이때, HDP 산화막(16)은 트렌치(15)의 상부 내측벽의 일부가 노출될 때까지 식각된다. 그리고, 습식식각공정은 산화막과 질화막 간의 식각 선택비가 높은 습식용액으로 실시하는 것이 바람직하다. 이는 가능한 패드 질화막(16)의 손실없이 HDP 산화막(16)만을 식각하기 위함이다. 일례로, 습식용액으로는 HF 용액이 사용될 수 있다.

도 4를 참조하면, HDP 산화막(16)의 식각공정이 완료된 전체 구조 상부면의 단차를 따라 보호막(17)이 증착된다. 보호막(17)을 증착하는 이유는 종래기술에서 발생되는 모트(도 9의 'A'참조)와 게이트 산화막 얇아짐 현상(도 10의 'B'참조)을 방지하기 위함이다. 그리고, 보호막(17)은 질화막으로 형성될 수 있으며, 그 두께는 10Å 내지 20Å의 두께로 증착될 수 있다.

도 5를 참조하면, 보호막(17)의 증착공정이 완료된 전체 구조 상부에는 평탄화용 산화막(18)이 증착된다. 평탄화용 산화막(18)을 증착하는 이유는 전체 구조 상부를 CMP(Chemical Mechanical Polishing)를 통해 평탄화하기 위함이다. 평탄화용 산화막(18)은 HDP 산화막으로 형성될 수 있다. HDP 산화막(18)은 1000Å 내지 1500Å의 두께로 증착될 수 있다. 이로써, HDP 산화막(16), 질화막(17) 및 HDP 산화막(18)으로 이루어진 ONO 구조가 형성된다.

도 6을 참조하면, HDP 산화막(18)의 증착공정이 완료된 전체 구조 상부는 CMP 공정을 통해 평탄화된다. CMP 공정은 패드 질화막(13)이 제거될 때까지 실시되도록 하는 것이 바람직하다. 즉, CMP 공정을 통해 패드 질화막(13)이 제거되어 패드 산화막(12)의 상부 표면이 노출된다.

도 7을 참조하면, 도 6에서 CMP 공정 후, 보호막(17) 사이에 잔존하는 HDP 산화막(18)과 패드 산화막(12)을 습식식각으로 제거한다. 습식식각은 HF 용액으로 실시될 수 있다. 여기서, 보호막(17) 사이에 잔존하는 HDP 산화막(18)의 일부는 보호막(17) 상에 잔류될 수도 있다. 한편, 도 7에 도시된 바와 같이 보호막(17)은 대략 '∪' 형태로 구성된다. 그리고, 도시된 'C'와 같이 소자 분리막용 HDP 산화막(16)의 상부의 모서리 부위에는 종래기술과 같은 모트(도 9의 'A'참조)가 발생되지 않음을 알 수 있다. 이는, 이후 공정에서 진행되는 수많은 화학처리공정시에도 질화막으로 이루어진 보호막(17)이 소자 분리막의 상부의 모서리 부위를 보호 하기 때문이다.

도 8을 참조하면, 도 7의 습식식각이 완료된 전체 구조 상부에는 게이트 산화막(19)이 증착된다. 도시된 'D'와 같이 게이트 산화막(19)의 얇아짐 현상은 더 이상 발생되지 않는다. 이는, 도 7의 'C'에서와 같이 소자 분리막용 HDP 산화막(16)의 상부 모서리 부위에 모트가 발생되지 않기 때문이다. 따라서, 험프 현상 및 INWE 현상 등이 발생하는 것을 방지할 수 있다. 더 나아가, GOI 및 TDDB 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다.

이어서, 게이트 산화막(19)의 증착공정이 완료된 전체 구조 상부에는 폴리 실리콘막(20)이 증착된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, STI 방식을 이용한 반도체 소자의 소자 분리막 형성공정시 소자 분리막의 모서리 부위에 모트(moat)가 발생되는 것을 방지하여 험프(hump) 현상 및 INWE 현상 등이 발생하는 것을 방지할 수 있다.

또한, 본 발명에 의하면, 소자 분리막의 모서리 부위에 발생되는 모트를 방 지하여 게이트 산화막의 얇아짐 현상을 방지함으로써 GOI(Gate Oxide Integrity), TDDB(Time Dependent Dielectric Breakdown) 등과 같은 반도체 소자의 신뢰성 특성이 저하되는 것을 방지할 수 있다.

Claims (3)

1. (a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;

   (b) 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 패터닝하여 트렌치를 형성하는 단계;

   (c) 상기 트렌치가 매립되도록 제1 산화막을 증착하는 단계;

   (d) 상기 제1 산화막을 제1 습식식각공정을 통해 상기 트렌치의 상부 내측벽의 일부를 노출시키는 단계;

   (e) 상기 트렌치를 갖는 전체 구조 상부면의 단차를 따라 질화막을 형성하는 단계;

   (f) 상기 질화막 상에 제2 산화막을 증착하는 단계;

   (g) 상기 제2 산화막 및 상기 패드 질화막을 평탄화 공정을 통해 제거하여 상기 패드 산화막을 노출시키는 단계; 및

   (h) 상기 패드 산화막을 제2 습식식각공정을 통해 제거하여 상기 질화막을 노출시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
2. 제 1 항에 있어서,

   상기 제1 및 제2 습식식각공정은 HF 용액으로 실시되는 반도체 소자의 소자 분리막 형성방법.
3. 제 1 항 또는 제 2 항을 이용하여 소자 분리막을 형성하는 단계; 및

   상기 질화막이 형성된 전체 구조 상부에 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법.

Images