KR20040004876A - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 소자분리 영역 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 제1 패드 물질막을 사용하여 트렌치를 형성한 후, 이를 제거하고 다시 제2 패드 물질막을 형성한다. 제2 패드 물질막은 소자분리 영역(트렌치 및 그 주변의 일정 정도의 스페이스를 포함)을 노출시키도록 패터닝되며, 이후의 공정은 기존과 같이 진행한다. 본 발명에 따르면 후속 게이트 산화 전세정 공정시 소자분리막이 활성 영역-소자분리 영역 계면을 덮고 있어 세정액 침투에 따른 소자분리막 가장자리 부분에서의 모트 발생을 방지할 수 있다.

Description

반도체 소자의 트렌치형 소자분리막 형성방법{Method for forming trench type isolation layer in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 패터닝된 패드 질화막을 식각 베리어로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 열산화 공정을 실시하고, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및패드 산화막을 제거하여 소자분리막을 형성하고 있다.

그러나, 종래기술에 따른 STI 공정은 트렌치 가장자리 부분의 산화막 손실에 따른 모트(moat)를 유발하는 문제점이 있었다. 도 1은 종래기술에 따라 게이트 전극까지 형성된 웨이퍼의 단면도로서, 자기정렬 실리사이드(15) 형성 후에도 모트(A)가 잔류하는 상태를 나타내고 있다. 모트(A)는 STI 공정의 후속 공정인 게이트 산화 전세정 공정시 트렌치 측벽을 따라 세정액이 침투함에 따라 발생하는 것으로, 전계 집중에 따른 에지 커런트를 유발하여 소자의 성능을 크게 저하시키고 있다. 또한, 자기정렬 실리사이드(15) 형성 공정에 의해 활성 영역-소자분리 영역 계면에 발생하는 자기정렬 실리사이드 스파이킹 현상에 취약한 구조이므로 누설 전류의 경로를 제공하는 요인이 되기도 한다.

미설명 도면 부호 '10'은 실리콘 기판, '11'은 소자분리막, '12'는 게이트 산화막, '13'은 게이트 전극, '14'는 게이트 측벽 스페이서를 각각 나타낸다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리 영역 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 게이트 전극까지 형성된 웨이퍼의 단면도.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 STI 공정도.

도 3은 본 발명의 일 실시예에 따른 STI 공정을 수행한 후, 게이트 전극까지 형성된 웨이퍼의 단면도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판

21 : 제1 패드 산화막

22 : 제1 패드 질화막

23, 23a : 제2 패드 산화막

24, 24a : 제2 패드 질화막

25 : 실리콘질화산화막

26 : HDP 산화막

26a : 소자분리막

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘기판 상에 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 마스크 패턴을 제거하는 단계; 상기 트렌치 마스크 패턴이 제거된 상기 실리콘 기판 상에 마스크층을 형성하는 단계; 소자분리 영역의 상기 마스크층을 선택적으로 식각하되, 상기 소자분리 영역이 상기 트렌치와 그 주변의 일정 정도의 스페이스를 포함하도록 하는 단계; 트렌치 매립 절연막을 형성하는 단계; 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 잔류하는 상기 마스크층을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.

본 발명에서는 제1 패드 물질막을 사용하여 트렌치를 형성한 후, 이를 제거하고 다시 제2 패드 물질막을 형성한다. 제2 패드 물질막은 소자분리 영역(트렌치 및 그 주변의 일정 정도의 스페이스를 포함)을 노출시키도록 패터닝되며, 이후의 공정은 기존과 같이 진행한다. 본 발명에 따르면 후속 게이트 산화 전세정 공정시 소자분리막이 활성 영역-소자분리 영역 계면을 덮고 있어 세정액 침투에 따른 소자분리막 가장자리 부분에서의 모트 발생을 방지할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 제1 패드 산화막(21) 및 제1 패드 질화막(22)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 트렌치 마스크를 이용한 사진 식각 공정을 실시하여 제1 패드 질화막(22) 및 제1 패드 산화막(21)을 차례로 선택 식각한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다. 이때, 트렌치 마스크는 원하는 소자분리 영역의 CD(critical demension) 보다 일정 정도 좁은 트렌치가 형성되도록 패턴이 구비되어 있어야 한다.

이어서, 도 2b에 도시된 바와 같이 제1 패드 질화막(22)을 습식 제거하고, 열산화 공정 및 열산화막(도시되지 않음) 습식 제거 공정을 실시하여 트렌치 코너 라운딩을 이룬 다음, 다시 전체 구조 상부에 제2 패드 산화막(23) 및 제2 패드 질화막(24)을 증착한다. 이때, 제2 패드 산화막(23) 및 제2 패드 질화막(24)의 두께 역시 각각 50∼200Å 및 500∼2500Å의 범위 내에서 설정하는 것이 바람직하다.

다음으로, 도 2c에 도시된 바와 같이 소자분리 마스크를 사용한 사진 및 건식 식각을 통해 제2 패드 산화막(23) 및 제2 패드 질화막(24)을 패터닝한다. 이때, 패터닝된 제2 패드 산화막(23a) 및 제2 패드 질화막(24a)은 트렌치 보다 넓은 윈도우를 가지게 된다.

계속하여, 도 2d에 도시된 바와 같이 후속 HDP 산화막 증착시 실리콘 기판(20)의 산화를 방지하기 위하여 NO 가스 분위기에서 열처리를 실시하여 전체 구조 표면을 산화 및 질화시킨 다음, HDP 산화막(26)을 증착하여 갭-필을 이룬다.미설명 도면 부호 '25'는 NO 열처리에 따라 형성된 실리콘질화산화막을 나타낸 것이다.

이어서, 도 2e에 도시된 바와 같이 CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시키고, 제2 패드 질화막(24a)을 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 습식 제거한다. 이때, 제2 패드 질화막(24a) 제거에 앞서 패드 질화막(24a) 상에 형성된 실리콘질화산화막(25)을 습식 세정을 통해 제거하고, 제2 패드 질화막(24a) 제거 후에는 실리콘 기판(20) 상의 실리콘질화산화막(25)을 습식 세정을 통해 제거할 수 있으며, 이때 제2 패드 산화막(23a)도 함께 제거된다. 미설명 도면 부호 '26a'는 완성된 소자분리막을 나타낸 것이다.

도 3은 상기와 같은 본 발명의 일 실시예에 따른 STI 공정을 수행한 후, 게이트 전극까지 형성된 웨이퍼의 단면도이다.

도 3을 참조하면, 본 발명의 STI 공정에 의해 형성된 소자분리막(31)이 트렌치 영역 뿐만아니라 실리콘 기판(30)의 표면을 일부 덮고 있음을 알 수 있다. 후속 게이트 산화막(32) 형성을 위한 게이트 산화 전세정 공정시 소자분리막(31)이 활성 영역-소자분리 영역 계면을 덮고 있어 세정액 침투에 따른 소자분리막(31) 가장자리 부분(B)에서의 모트 발생을 방지할 수 있다. 한편, 자기정렬 실리사이드(35)가 활성 영역에만 형성되므로 스파이킹 현상을 방지할 수 있으며, 이에 따라 누설 전류 발생을 억제할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.

또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.

전술한 본 발명은 소자분리막 가장자리에 모트가 형성되는 것을 방지하여 소자의 전기적 특성 열화를 억제하는 효과가 있다. 한편, 게이트 전극 형성 후 자기정렬 실리사이드 공정을 적용하는 경우, 스파이킹 현상을 방지하여 누설 전류를 줄일 수 있다.

Claims (5)

1. 실리콘 기판 상에 트렌치 마스크 패턴을 형성하는 단계;

   노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 마스크 패턴을 제거하는 단계;

   상기 트렌치 마스크 패턴이 제거된 상기 실리콘 기판 상에 마스크층을 형성하는 단계;

   소자분리 영역의 상기 마스크층을 선택적으로 식각하되, 상기 소자분리 영역이 상기 트렌치와 그 주변의 일정 정도의 스페이스를 포함하도록 하는 단계;

   트렌치 매립 절연막을 형성하는 단계;

   상기 트렌치 매립 절연막을 평탄화시키는 단계; 및

   잔류하는 상기 마스크층을 제거하는 단계

   를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
2. 제1항에 있어서,

   상기 트렌치 마스크 패턴을 제거하는 단계 수행 후,

   열산화 공정을 수행하여 희생 산화막을 형성하는 단계와,

   상기 희생 산화막을 습식 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 마스크층을 형성하는 단계 수행 후,

   NO 가스 분위기에서 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
4. 제1항 또는 제2항에 있어서,

   상기 트렌치 마스크 패턴은 제1 패드 산화막과 상기 제1 패드 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
5. 제4항에 있어서,

   상기 마스크층은 제2 패드 산화막과 상기 제2 패드 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.