KR100846385B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 69
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 230000008021 deposition Effects 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000002245 particle Substances 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 abstract description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 라이너 질화막 증착에 앞서 측벽 산화막을 등방성 식각하여 패드 질화막 하부에 언더컷을 형성하고, 입자의 직진성을 확보할 수 있는 증착법(예컨대, PE-CVD)을 사용하여 라이너 질화막을 증착한다. 이렇게 하면 패드 질화막의 언더컷 영역에는 라이너 질화막이 형성되지 않게 되고, 이에 따라 패드 질화막과 라이너 질화막이 분리되며, 패드 질화막과 라이너 질화막의 연속성이 없기 때문에 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 손실을 방지할 수 있다.
트렌치 소자분리, 라이너 질화막, 모트, 직진성 증착, 언더컷 영역
Description
도 1a 내지 도 1e는 종래기술에 따른 STI 공정도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 패드 산화막
22 : 패드 질화막
23 : 측벽 산화막
24 : 라이너 질화막
25 : 라이너 산화막
26 : HDP 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(13)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(15)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.
계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.
이후, 도 1e에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막(17) 성장 공정을 수행한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.
참고적으로, 라이너 질화막(14)은 질화막 특유의 인장성 응력 때문에 후속 트렌치 매립 절연막의 열화 및 결함을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막(14) 상에 응력 버퍼층으로 라이너 산화막(15)을 추가로 증착하고 있다.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다.
이처럼 라이너 질화막(14)이 꺼진 부분(A)은 후속 세정 공정시 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)(도 1e의 'B')를 유발하게 된다.
이러한 모트(B)는 후속 게이트 패터닝시 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 소자의 임계전압(threshold voltage)을 감소시키는 등 여러 가지 부작용을 유발하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막을 부분 식각하여 상기 패드 질화막의 모서리 하부에 언더컷 영역이 형성되도록 하는 단계; 라이너 질화막을 증착하되, 직진성 증착을 통해 상기 언더컷 영역에 상기 라이너 질화막이 증착되지 않도록 하는 단계; 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계; 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명에서는 라이너 질화막 증착에 앞서 측벽 산화막을 등방성 식각하여 패드 질화막 하부에 언더컷을 형성하고, 입자의 직진성을 확보할 수 있는 증착법(예컨대, PE-CVD)을 사용하여 라이너 질화막을 증착한다. 이렇게 하면 패드 질화막의 언더컷 영역에는 라이너 질화막이 형성되지 않게 되고, 이에 따라 패드 질화막과 라이너 질화막이 분리되며, 패드 질화막과 라이너 질화막의 연속성이 없기 때문에 패드 질화막 제거를 위한 습식 식각 공정시 라이너 질화막의 손실을 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(23)을 형성한다.
이어서, 도 2b에 도시된 바와 같이 산화막 식각 용액(예컨대, HF 용액)을 사용하여 측벽 산화막(23)의 일부 두께를 제거한다. 물론, 이 과정에서 패드 산화막(21)의 일부도 제거되며, 원 내의 확대도에 잘 나타난 바와 같이 패드 질화막(22) 하부에 언더컷이 형성된다.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 상부에 라이너 질화막(24)을 증착한다. 라이너 질화막(24)은 플라즈마 화학기상증착(PE-CVD) 방식을 사용하여 20∼200Å 두께로 증착하는 것이 바람직하다. PE-CVD 방식과 같이 증착 입자의 직진성을 확보할 수 있는 증착법을 이용하면, 언더컷 영역(C)에는 라이너 질화막(24)이 증착되지 않게 된다.
계속하여 도 2d에 도시된 바와 같이 전체 구조 상부에 라이너 산화막(25)을 증착한다. 이때, 라이너 산화막(25)은 저압 화학기상증착(LP-CVD) 방식을 사용하여 증착하는 것이 바람직하다. LP-CVD 방식은 측면 증착성이 우수하기 때문에 공극을 유발하지 않고 언더컷 영역(C)을 채울 수 있게 된다.
이어서, 도 2e에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(26)을 증착하여 트렌치를 매립한 다음, CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시킨다. 이때, 패드 질화막(22)이 연마 정지막으로 사용된다.
다음으로, 도 2f에 도시된 바와 같이 패드 질화막(22)을 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 습식 제거한다.
이후, 패드 산화막(21)을 습식 제거하여 STI 공정을 완료한다.
전술한 바와 같은 STI 공정에 따르면, 라이너 질화막(24)이 패드 질화막(22)과 이격되고 HDP 산화막(26)의 갭-필에 의해 완전히 분리된 상태에서 패드 질화막(22) 제거를 위한 습식 식각 공정을 수행하기 때문에 라이너 질화막(24)의 손실을 방지할 수 있으며, 이로 인하여 소자분리막 가장자리 영역에서의 모트 발생을 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.
또한, 전술한 실시예에서는 라이너 질화막과 트렌치 매립 절연막 사이에 응력 버퍼층(예컨대, 라이너 산화막)을 추가하는 경우를 일례로 들어 설명하였으나, 본 발명은 라이너 질화막 상에 직접 트렌치 매립 절연막을 증착하는 경우에도 적용된다.
전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정에 따른 라이너 질화막의 손실을 방지하여 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성을 개선하는 효과가 있다.
Claims (5)
- 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;열산화 공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;상기 측벽 산화막을 부분 식각하여 상기 패드 질화막의 모서리 하부에 언더컷 영역이 형성되도록 하는 단계;라이너 질화막을 증착하되, 직진성 증착을 통해 상기 언더컷 영역에 상기 라이너 질화막이 증착되지 않도록 하는 단계;상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계;상기 트렌치 매립 절연막을 평탄화시키는 단계; 및상기 패드 질화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항에 있어서,상기 라이너 질화막을 증착하는 단계 수행 후,전체 구조 표면을 따라 라이너 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 라이너 질화막은 플라즈마 화학기상증착 방식을 사용하여 증착되는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제2항에 있어서,상기 라이너 산화막은 저압 화학기상증착 방식을 사용하여 증착되는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항 또는 제2항에 있어서,상기 측벽 산화막은 산화막 식각 용액을 사용하여 부분 식각되는 것을 특징으로 반도체 소자의 트렌치형 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042339A KR100846385B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042339A KR100846385B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040008669A KR20040008669A (ko) | 2004-01-31 |
| KR100846385B1 true KR100846385B1 (ko) | 2008-07-15 |
Family
ID=37317698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020042339A KR100846385B1 (ko) | 2002-07-19 | 2002-07-19 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100846385B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101132299B1 (ko) * | 2005-09-30 | 2012-04-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6268261B1 (en) * | 1998-11-03 | 2001-07-31 | International Business Machines Corporation | Microprocessor having air as a dielectric and encapsulated lines and process for manufacture |
| KR20000061508A (ko) * | 1999-03-26 | 2000-10-25 | 윤종용 | 트렌치 격리의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20040008669A (ko) | 2004-01-31 |
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