KR101012342B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽 부분에 측벽 스페이서 형태의 라이너 산화막을 형성하는 단계; 상기 트렌치 바닥 부분에 열산화막을 형성하는 단계; 상기 열산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 증착하는 단계; 상기 라이너 질화막을 경사 플라즈마 식각하여 상기 트렌치의 측벽 및 바닥 부분에 잔류하도록 하는 단계; 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계; 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 트렌치 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
트렌치 소자분리, 라이너 질화막, 모트, 라이너 산화막, 경사 플라즈마 식각
Description
도 1a 내지 도 1c는 종래기술에 따른 STI 공정을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 패드 산화막
22 : 패드 질화막 23 : 라이너 산화막
24 : 열산화막 25 : 라이너 질화막
26 : HDP 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에서도 적용이 유망한 기술이다.
도 1a 내지 도 1c는 종래기술에 따른 STI 공정을 나타낸 단면도이다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 이를 선택 식각하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성한다. 이어서, 열산화 공정을 실시하여 트렌치 내부에 측벽 산화막(도시되지 않음)을 형성한 다음, 전체 구조 표면을 따라 라이너 산화막(liner oxide)(13) 및 라이너 질화막(liner nitride)(14)을 증착한다. 계속하여, 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(15)을 증착하여 트렌치를 매립한다.
다음으로, 도 1b에 도시된 바와 같이 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이 때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(14) 및 라이너 산화막(13)이 연마되어 패드 질화막(12)이 노출된다. 계속하여, 노출된 패드 질화막(12)을 인산 용액(H3PO4)을 사용한 습식 식각을 통해 제거한다.
이어서, 도 1c에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한다.
일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트 확산을 억제함으로써 소자의 동작 특성, 특히 리프레시 특성을 개선하는데 기여한다. 한편, 이러한 리프레시 특성은 소자의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.
참고적으로, 라이너 질화막(14)은 질화막 특유의 인장성 응력 때문에 기판에 스트레스를 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막(14)과 함 상에 응력 버퍼층으로 라이너 산화막(13)을 추가로 사용하고 있다.
상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 실리콘 기판(10) 보다 낮은 토폴로지를 갖게 된다. 또한, 이러한 라이너 질화막(14)의 프로파일은 후속 패드 산화막(11) 제거를 위한 세정 공정시 라이너 질화막(14) 양측의 산화막의 손실을 가속화하여 모트(moat)(A)를 유발하게 되며, 이러한 모트(A)는 후속 게이트 패터닝시 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 소자의 임계전압(threshold voltage)을 감소시키는 등 여러 가지 부작용을 유발하는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽 부분에 측벽 스페이서 형태의 라이너 산화막을 형성하는 단계; 상기 트렌치 바닥 부분에 열산화막을 형성하는 단계; 상기 열산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 증착하는 단계; 상기 라이너 질화막을 경사 플라즈마 식각하여 상기 트렌치의 측벽 및 바닥 부분에 잔류하도록 하는 단계; 상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계; 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 트렌치 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 도시한 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 50∼200Å 및 500∼2500Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 식각 공정을 실시하여 패드 질화막(22) 및 패드 산화막(21)을 차례로 선택 식각한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다. 이어서, 열산화 공정을 실시하여 노출된 트렌치 영역에 20∼200Å 두께의 측벽 산화막(생략 가능하며, 도시되지 않음)을 형성한 다음, 전체 구조 표면을 따라 라이너 산화막(23)을 증착하고, 라이너 산화막(23)을 에치백하여 라이너 산화막(23)이 트렌치 측벽에 측벽 스페이서 형태로 잔류하도록 한다. 여기서, 라이너 산화막(23)은 CVD법을 이용하여 20∼200Å 두께로 증착하는 것이 바람직하다.
다음으로, 도 2b에 도시된 바와 같이 열산화 공정을 실시하여 트렌치 바닥 부분의 노출된 실리콘 기판(20)을 산화시켜 열산화막(24)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(25)을 증착하고, 라이너 질화막(25)에 대해 경사 플라즈마 식각을 수행하여 라이너 질화막(25)이 트렌치 측벽 및 바닥 부분에 잔류하도록 한다. 이때, 라이너 질화막(25)은 CVD법을 이용하여 20∼200Å 두께로 증착하는 것이 바람직하며, 경사 플라즈마 식각시 후속 공정에서 라이너 질화막(25)이 노출되지 않도록 조절한다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(26)을 증착하여 트렌치를 매립한 다음, 패드 질화막(22)이 연마 정지막으로 사용한 CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시킨다. 이어서, 패드 질화막(22) 및 패드 산화막(21)을 공지의 방식으로 각각 제거한다.
전술한 바와 같은 STI 공정에 따르면, 라이너 질화막(25)이 노출되지 않은 상태에서 패드 질화막(22) 제거를 위한 습식 식각 공정을 수행하기 때문에 라이너 질화막(25)의 손실을 방지할 수 있어 소자분리막 가장자리 영역(B)에서의 모트 발생을 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하 는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.
전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정에 따른 라이너 질화막의 손실을 방지하여 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 개선하는 효과가 있다.
Claims (3)
- 실리콘 기판 상에 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치 측벽 부분에 측벽 스페이서 형태의 라이너 산화막을 형성하는 단계;상기 트렌치 바닥 부분에 열산화막을 형성하는 단계;상기 열산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 증착하는 단계;상기 라이너 질화막을 경사 플라즈마 식각하여 상기 트렌치의 측벽 및 바닥 부분에 잔류하도록 하는 단계;상기 트렌치에 트렌치 매립 절연막을 갭-필하는 단계;상기 트렌치 매립 절연막을 평탄화시키는 단계; 및상기 트렌치 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
- 제1항에 있어서,상기 측벽 스페이서 형태의 라이너 산화막을 형성하는 단계는,상기 트렌치가 형성된 전체 구조 표면을 따라 상기 라이너 산화막을 증착하는 단계와,상기 라이너 산화막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |