KR19990003879A - 반도체 장치의 소자 분리막 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 반도체 장치 제조 분야에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 트렌치 방식의 소자 분리 공정에서 산화 방지막인 질화막 습식 제거시 산화막의 손실에 의한 반도체 장치의 특성 열화를 방지하고, 트렌치 상부의 각진 부위에서 발생하는 전계 집중 현상을 방지하는 반도체 장치 제조방법을 제공하고자 함.

3. 발명의 해결방법의 요지

본 발명은 패드 산화막의 등방성 식각 및 질화막 패턴을 식각 방지막으로하는 비등방성 식각을 사용하여 트렌치 상부의 각진 부분을 라운드하게 형성함으로써, 그 부위에서의 소자 분리 산화막의 손실을 보상하고, 전계 집중 현상을 방지함.

4. 발명의 중요한 용도

반도체 메모리 장치 제조에 이용됨.

Description

반도체 장치의 소자 분리막 형성방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 소자간의 전기적 절연을 위한 소자 분리막 형성 방법에 관한 것이다.

일반적으로, 반도체 장치의 소자 분리막은 디램(Dynamic Random Access Memory : DRAM)을 비롯한 반도체 장치의 집적도가 증가함에 따라 소자 분리막을 형성할 수 있는 소자분리 영역도 감소한다.

종래의 보편화된 소자분리 기술인 국부산화(LOCOS) 방식은 새부리(Bird's beak) 모양의 측면 산화에 의하여 활성영역이 감소하고, 좁은 소자분리영역에서 산화막이 얇게 성장하는 필드씨닝효과(Field Thinning Effect)로 1Giga 디램급 이상의 반도체 소자에서는 충분한 활성영역 및 소자 분리막 두께를 확보하는데 한계를 보이고 있어 새로운 소자분리 기술인 트렌치형 소자분리에 대한 관심이 집중되고 있다.

현재까지 사용 되고 있는 트렌치형 소자분리막 형성방법은 트렌치 매립을 위한 산화막의 물리적, 전기적 특성이 열 산화막에 비해 매우 좋지않기 때문에 평탄화 이후, 소자분리 영역 형성을 위해 사용된 질화막 및 희생 산화막 제거 공정시 트렌치 매립을 위한 산화막의 높은 습식 식각율로 인하여 실리콘 기판 아래까지 식각되어 트렌치 모서리 부분에서의 게이트 산화막의 열화를 일으키고, 트렌치 측벽과의 좋지 않은 계면 특성으로인해 접합 누설 전류를 증가시키며, 또한, 트렌치 상부의 각진 부분에 전계가 집중되어 반도체 장치의 동작 특성을 열화시키는 등 많은 문제점를 내포하고 있다.

또한, 상기한 문제점을 일부 개선하는 방법으로 돌출된 소자 분리 산화막의 측벽 부위에 산화막 스페이서를 형성하여 산화막의 손실을 방지하는 방법이 제시되고 있지만, 이 방법 역시 소자 분리 공정을 복잡하게 만드는 문제점이 있으며, 트렌치 상부의 각진 부위에서 전계가 집중되는 현상을 해결하지 못하는 등 근본적인 해결책을 제시하지는 못한다.

본 발명은 트렌치 방식의 소자 분리 공정에서 산화 방지막인 질화막 습식 제거시 산화막의 손실에 의한 반도체 장치의 특성 열화를 방지하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 트렌치 방식의 소자 분리막의 트렌치 상부의 각진 부위에서 발생하는 전계 집중 현상을 방지함으로써 반도체 장치의 특성 열화를 방지하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 본 발명의 일실시예에 따른 소자 분리막 형성 공정도.

* 도면의 주요부분에 대한 부호의 설명

10 : 실리콘 기판 11 : 패드 산화막

12 : 질화막 (패턴) 13 : 포토레지스트 패턴

14 : 산화막

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 반도체 기판상에 패드 산화막 및 산화 방지막을 차례로 형성하는 단계, 트렌치 형성 부위의 상기 산화 방지막 및 상기 패드 산화막을 차례로 선택적 식각하는 단계, 노출된 상기 패드 산화막을 등방성 식각하여 언더컷 부위를 형성하는 단계, 패터닝된 상기 질화막을 식각 장벽으로하여 상기 반도체 기판을 선택적 식각함으로써 상기 트렌치를 형성하는 단계, 전체구조 상부에 산화막을 형성하여 상기 트렌치를 매립하는 단계, 패터닝된 상기 질화막이 노출되도록 상기 산화막을 에치백하는 단계 및 상기 질화막을 제거하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 도 1a 내지 도 1g를 참조하여 본 발명의 일실시예를 상술한다.

먼저, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 50Å 내지 500Å 두께의 패드 산화막(11) 및 1000Å 내지 5000Å 두께의 질화막(12)를 차례로 증착한다. 여기서, 질화막(12)은 산화 방지막이며, 패드 산화막(11)은 질화막(12)의 응력 감소를 위한 것이다. 계속하여, 전체 구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 트렌치 형성을 위한 포토레지스트 패턴(13)을 형성한 다음, 이를 식각 마스크로하여 질화막(12) 및 패드 산화막(11)을 차례로 선택적 식각한다.

다음으로, 도 1b에 도시된 바와 같이 사용된 포토레지스트 패턴(13)을 제거하고, 패드 산화막(11)을 등방성 식각함으로써 질화막 패턴(12) 하부에 언더컷 부위가 형성되도록 한다. 이때, 등방성 식각은 습식 식각제를 사용한다.

이어서, 도 1c에 도시된 바와 같이 질화막 패턴(12)을 식각 장벽으로하여 실리콘 기판(10)을 1000Å 내지 5000Å 깊이 만큼 비등방성 건식 식각함으로써 트렌치를 형성한다. 이때, 트렌치 상부의 각진 부위에 이온 타격이 집중되어, 도시된 바와 같은 라운드(round)한 프러파일(profile)을 갖게 된다.

계속하여, 도 1d에 도시된 바와 같이 전체구조 상부에 1000Å 내지 10000Å 두께의 산화막(14)을 증착함으로써 트렌치를 충분히 매립한다.

다음으로, 도 1e에 도시된 바와 같이 화학·기계적 연마(CMP) 방식 또는 건식 식각을 사용하여 질화막(12)이 노출될 때까지 산화막(14)을 에치백한다.

이어서, 도 1f에 도시된 바와 같이 습식 식각 방식을 사용하여 질화막(12)을 제거한다. 이때, 트렌치 상부의 모서리 부분에서 산화막(14)의 일부가 손실되더라도, 라운드한 프러파일에 의해 두껍게 형성된 산화막으로 인하여 소자의 특성 열화를 방지할 수 있게 된다.

이후, 도 1g에 도시된 바와 같이 통상적으로 게이트 산화막 형성 공정의 전단계로서 진행되는 희생 산화 공정을 진행하고, 이를 제거함으로써 동시에 패드 산화막(11)을 제거한다. 이때, 패드 산화막의 제거는 건식 식각 방식을 사용할 수도 있다.

상기와 같은 일실시예에 나타난 바와 같이 본 발명은 트렌치 상부의 모서리 부분에서 소자 분리를 위한 산화막의 일부가 손실되더라도, 라운드한 프러파일에 의해 두껍게 형성된 산화막으로 인하여 소자의 특성 열화를 방지할 수 있으며, 또한 라운드한 프로파일은 전계의 집중 현상을 방지한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와 같이 본 발명은 패드 산화막의 등방성 식각 및 질화막 패턴을 식각 장벽으로하는 비등방성 식각을 통해 트렌치 상부에 각진 부위를 라운드한 프러파일로 만들어 줌으로써, 질화막 패턴 제거시의 소자 분리 산화막의 손실 및 트렌치 상부의 전계 집중 현상을 방지하는 효과가 있으며, 이로 인하여 반도체 장치의 신뢰도 및 동작 특성을 향상시키는 효과를 기대할 수 있다.

Claims (4)

1. 반도체 기판상에 패드 산화막 및 산화 방지막을 차례로 형성하는 단계, 트렌치 형성 부위의 상기 산화 방지막 및 상기 패드 산화막을 차례로 선택적 식각하는 단계, 노출된 상기 패드 산화막을 등방성 식각하여 언더컷 부위를 형성하는 단계, 패터닝된 상기 질화막을 식각 장벽으로하여 상기 반도체 기판을 선택적 식각함으로써 상기 트렌치를 형성하는 단계, 전체구조 상부에 산화막을 형성하여 상기 트렌치를 매립하는 단계, 패터닝된 상기 질화막이 노출되도록 상기 산화막을 에치백하는 단계 및 상기 질화막을 제거하는 단계를 포함하여 이루어진 반도체 장치 제조방법.
2. 제 1 항 또는 제 2 항에 있어서, 상기 트렌치는 1000Å 내지 5000Å 깊이로 형성하는 것을 특징으로하는 반도체 장치 제조방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 산화막은 1000Å 내지 10000Å 두께로 형성하는 것을 특징으로하는 반도체 장치 제조방법.
4. 제 1 항 또는 제 2 항에 있어서, 상기 에치백은 건식 식각 또는 화학·기계적 연마 방식을 사용하여 이루어지는 것을 특징으로하는 반도체 장치 제조방법.