KR20040103718A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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KR20040103718A
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Abstract

본 발명은 트렌치 하부의 실리콘 기판과 라이너 질화막 사이의 산화막의 두께를 조절하여 이 부분에 전자의 터널링 현상이 발생하지 않도록 하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상기 소자 분리막 형성 방법에서는 하드 마스크 패터닝 후 소정의 식각 공정을 진행하여 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 희생 산화막을 형성한 후 제 1 갭필 산화막을 증착하는 단계와, 상기 트렌치 측벽의 제 1 갭필 산화막 일부를 식각 공정으로 제거하는 단계와, 상기 제 1 갭필 산화막 상부에 라이너 질화막을 형성한 후 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계와, 상기 하드 마스크를 연마 정지막으로 이용한 연마 공정을 진행하여 평탄화 하는 단계를 포함한다.

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming isolation in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 라이너 산화막과 실리콘 기판 사이의 트랩 영역에서의 전자의 터널링에 의한 소자의 특성 열화를 방지하여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하는 공정에 있어서는 기판 상에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 각각 형성하게 된다.
종래에는 액티브 영역과 액티브 영역간의 공간이 넓어 펀치(punch) 특성에 대한 공정 마진 확보가 가능하였으나, 소자의 크기 감소에 따라 P+ 액티브 영역에서의 펀치 특성이 약화되는 문제점이 있었다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 분리막 형성의 문제점을 자세히 설명한다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 완충막 역할을 하도록 패드 산화막(110)을 증착한 후 그 상부에 패드 질화막(120)을 증착한다.
이어서, 소정의 감광막 패턴(미도시함)을 이용하여 패드 질화막(120)을 건식 식각하고 나서, 패터닝된 패드 질화막(120)을 마스크로 패드 산화막(110)과 실리콘 기판(100)에 식각 공정을 진행하여 소정 깊이의 트렌치를 형성한다.
그럼 다음, 도1b에 도시된 바와 같이 트렌치 내부의 실리콘 기판(100)에 대한 스트레스 완화를 위해 희생 산화막(130)을 증착한 다음, 후속 열산화 공정시 유발되는 산소의 확산을 방지하도록 하기 위하여 라이너 질화막(140)을 증착한다. 이때, 상기 라이너 질화막(140)과 실리콘 기판 사이에는 얇은 희생 산화막(130)만 존재하기 때문에 전자가 트랩 구역으로 쉽게 터닝(turning)되는 문제점이 발생하게 된다.
이후, 도1c에 도시된 바와 같이 트렌치가 충분히 매립되도록 산화막을 증착하되, 갭필 특성이 좋은 고밀도 플라즈마(HDP) 방식을 이용한 증착 방법으로 매립 산화막(150)을 형성한다. 그리고 나서, 상기 패드 질화막(120)을 연마 정지막으로 이용한 화학 기계적 연마 공정을 통하여 상기 매립 산화막(150)을 평탄화하다.
이어서, 도1d에 도시된 바와 같이 인산 용액을 이용하여 패드 질화막을 제거한 후 세정 공정을 진행하여 소자 분리막을 완성한다.
도2는 종래 기술에 의한 반도체 소자의 소자 분리 공정시의 소자 특성 열화현상을 간략히 나타낸 예시도이다.
여기에 도시된 바와 같이 홀이 주입되는 P+ 액티브 영역(101)에서 발생한 홀 케리어가 인접 P+ 액티브에서 충돌에 의해 전자와 홀 페어를 발생시킨다. 이때, 전자는 트렌치(103) 코너의 트랩 사이트에 쌓이게 되고 이로 인해 트렌치의 하부 실리콘 표면은 홀이 적층되어, 결국 소자 분리막의 특성이 열화되는 문제점이 발생하게 된다.
도3은 종래 기술에 의해 형성된 소자 분리막의 하부 코너 부분을 상세히 나타낸 도면으로, 실리콘 기판(100)과 라이너 질화막(120) 사이의 얇은 산화막이 성장된 부분이 트랩 사이트가 형성이 되고 이 부분에 전자가 터널링되어 결국, 번인(Burn in)시에 소자의 불량을 유발하는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 라이너 질화막 증착전에 갭필 산화막을 1차로 증착하여, 라이너 질화막과 실리콘 기판 사이의 트랩 영역의 산화막의 두께를 조절하여 트랩 영역에서의 터널링 현상 발생을 원천 방지함으로써, 소자의 특성 열화를 방지하기 위한 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도이다.
도2는 종래 기술에 의한 반도체 소자의 소자 분리 공정시의 소자 특성 열화 현상을 간략히 나타낸 예시도이다.
도3은 종래 기술에 의해 형성된 소자 분리막의 하부 코너 부분을 상세히 나타낸 도면으로,
도4a 내지 도4f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
도5는 본 발명에 의해 형성된 반도체 소자의 소자분리막 하부 코너를 확대한 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 패드 산화막
220 : 패드 질화막 230 : 희생 산화막
240 : 제 1 갭필 산화막 250 : 라이너 질화막
260 : 제 2 갭필 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 하드 마스크 패터닝 후 소정의식각 공정을 진행하여 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 희생 산화막을 형성한 후 제 1 갭필 산화막을 증착하는 단계와, 상기 트렌치 측벽의 제 1 갭필 산화막 일부를 식각 공정으로 제거하는 단계와, 상기 갭필 산화막 상부에 라이너 질화막을 한 후 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계와, 상기 하드 마스크를 연마 정지막으로 이용한 연마 공정을 진행하여 평탄화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 트렌치 하부 코너의 실리콘 기판과 라이너 질화막 사이의 산화막의 두께를 조절하여 트랩 영역에서의 터널링 현상을 원천 방지하여 소자의 특성 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4a 내지 도4f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
우선, 도4a에 도시된 바와 같이 실리콘 기판(200) 상에 완충막 역할을 하도록 패드 산화막(210)을 증착한 후 그 상부에 패드 질화막(220)을 증착한다.
이어서, 소정의 감광막 패턴을 형성한 후 C/F계 기체를 주성분으로 하여 활성화된 플라즈마로 패드 질화막(220)을 건식 식각하고 나서, 패드 질화막(220)을하드 마스크로 패드 산화막(210)과 실리콘 기판(200)에 식각 공정을 진행하여 소정 깊이의 트렌치를 형성한다.
그럼 다음, 도4b에 도시된 바와 같이 트렌치 내부의 실리콘 기판(200)에 대한 스트레스 완화를 위해 희생 산화막(230)을 증착한 다음, 트렌치 내부에 고밀도 플라즈마 방식을 통하여 산화막을 증착하여 제 1 매립 산화막(240)을 형성한다. 이때, 트렌치의 하부에는 제 1 매립 산화막(240) 1000~2000Å의 두께로 증착되나, 트렌치 측벽에는 100~200Å의 두께로 얇게 증착이 된다.
이어서, 도4c에 도시된 바와 같이 후속 갭필 산화막 증착시의 갭필 특성을 향상시키기 위해 습식 식각 공정을 진행하여 상기 제 1 갭필 산화막이 50~100Å 정도 남도록 한다.
그런 후에 도4d에 도시된 바와 같이 라이너 질화막(250)을 증착한 다음 제 2 갭필 산화막(260)을 증착하여 상기 트렌치를 완전히 매립한 후 도4e에 도시된 바와 같이 상기 패드 질화막(220)을 연마 정지막으로 이용한 화학 기계적 연마 공정을 진행하여 평탄화한다.
이후, 도4f에 도시된 바와 같이 인산 용액을 이용하여 패드 질화막(220)을 제거한 후 세정 공정을 진행하여 소자분리막을 완성한다.
도5는 본 발명에 의해 형성된 반도체 소자의 소자 분리막 하부 코너를 확대한 도면으로, 여기에 도시된 바와 같이 전자가 만들어지더라도, 트랜치 영역이 존재하는 라이너 질화막과 실리콘 기판 사이에 1000Å 이상의 산화막이 형성되어 있어, 터널링 현상이 일어나지 않게 되어, 결국 소자의 특성 열화의 근본적 원인을원천 방지할 수 있게된다. 그로 인해 번 인(Burn-in) 테스트 후의 불량을 방지할 수 있게된다.
상기한 바와 같이 본 발명은 트렌치 하부의 라이너 질화막과 트랩 영역 사이의 산화막의 두께를 조절하여 트랩 영역에서의 터널링 현상 발생을 원천 방지함으로써 소자의 특성 열화를 방지하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 하드 마스크 패터닝 후 소정의 식각 공정을 진행하여 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와,
    상기 트렌치 내부에 희생 산화막을 형성한 후 제 1 갭필 산화막을 증착하는 단계와,
    상기 트렌치 측벽의 제 1 갭필 산화막 일부를 식각 공정으로 제거하는 단계와,
    상기 갭필 산화막 상부에 라이너 질화막을 한 후 제 2 갭필 산화막을 증착하여 트렌치를 매립하는 단계와,
    상기 하드 마스크를 연마 정지막으로 이용한 연마 공정을 진행하여 평탄화 하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서, 상기 제 1 갭필 산화막은 HDP 또는 O3-TEOS 계열의 산화막을 이용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1항에 있어서, 상기 트렌치 측벽의 제 1 갭필 산화막 제거 공정은 습식 에치백 공정, 등방성 건식 식각 또는 화학기계적 평탄화 공정 중 어느 하나의 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1항에 있어서, 상기 제 2 갭필 산화막은 HDP 계열의 산화막을 이용하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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