KR100902592B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
본 발명은 반도체 소자의 제조방법은 소자 분리 영역을 정의하는 트렌치 및 스페이스 패턴이 형성된 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부의 일정 높이까지 제 1 갭필 산화층을 형성하는 제 1 단계와, 상기 스페이스 패턴 상에 형성된 산화층의 일부를 에칭하는 제 2 단계와, 상기 산화층이 에칭된 상기 반도체 기판 상에 보호막을 형성하는 제 3 단계와, 상기 스페이스 패턴 상에 잔존하는 산화층을 추가로 에칭하는 제 4 단계와, 상기 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부에 제 2 갭필 산화층을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 트렌치의 종 길이가 횡 길이보다 4배 이상의 값을 가지는 구조에서 보이드(void) 없이 트렌치 내부에 산화막을 매립하여 반도체 소자의 제조효율을 향상시킬 수 있다.
소자 분리막(STI), DWD, 갭필, 산화막, BHF, DHF, SC-1

Description

반도체 소자의 제조방법{manufacting method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 같은 능동소자 및 커패시터와 같은 수동소자를 형성하는 공정에 있어서, 반도체 기판에 전기적으로 도통이 가능한 활성영역과, 전기적 도통을 방지하고 기판 상에 형성되는 각각의 소자를 분리시키는 소자 분리 영역을 형성한다.
이러한, 소자 분리 영역을 형성하는 공정에 있어서, 반도체 기판에 일정한 깊이를 가지는 트렌치(trench)를 형성하고, 트렌치에 갭필(Gap fill) 산화층(oxide layer)을 증착한 후, 화학적 연마공정을 실시하여 갭필 산화층의 불필요한 부분을 제거한다.
이러한, 공정을 통해서 반도체 기판 상에 소자 분리막(shallow trench isolation : STI)를 형성한다.
그러나, 최근에 들어 반도체 소자가 고집적화 및 초미세화 됨으로 인해, 소자 분리막의 형성을 위한 트렌치의 종횡비(aspet ratio)가 커지게 되었다. 즉, 트 렌치의 종 길이가 횡 길이 대비 커지게 됨으로 인해, 트렌치의 내부에 갭필 산화층을 매립시 산화층이 트렌치 내부에 완전히 매립되지 않는 문제가 있다.
도 1 및 도 2는 종래 기술에 따른 소자 분리막 형성방법을 나타내는 단면도이다.
도 1 및 2를 참조하면, 반도체 기판(10) 상에 산화막 및 질화막을 순차적으로 적층한 다음, 감광막을 이용한 포토리쏘그래피 공정을 실시하여, 패드 패턴(미도시)을 형성한다. 이 패드 패턴을 마스크로 이용하여 반도체 기판(10)을 식각함으로써 반도체 기판(10) 내에 소자 분리 영역을 정의하는 스페이스 패턴(20) 및 트렌치(40)를 형성한다.
이후, 스페이스 패턴(20) 및 트렌치(40)의 형성에 의해 노출된 반도체 기판(10)을 보호하기 위해, 반도체 기판(10) 상에 산화막(30)을 형성한다.
이후, 도 2에 도시된 바와 같이 반도체 기판(10) 전면에 산화 물질을 도포하여, 트렌치(40) 내부에 갭필 산화층(50)을 매립하여 소자 분리막(STI)을 형성한다.
그러나, 트렌치(40) 내부에 갭필 산화층(50)을 매립하는 공정시 스페이스 패턴(20) 상에도 갭필 산화층(50)이 도포됨으로 인해, 스페이스 패턴(20)의 상측 가장자리 부분(22)에 보이드(60)가 형성되어 트렌치(40)의 내부에 갭필 산화층(50)이 완전히 매립되지 못하게 된다.
이는 앞에서 설명한 바와 같이, 소자 분리막의 형성을 위한 트렌치(40)의 종횡비(aspet ratio)가 4:1 이상으로 커지게 됨(트렌치의 종 길이가 횡 길이에 4배 이상으로 커지게 됨)으로 인해, 트렌치(40)의 내부에 갭필 산화층(50)이 완전히 매립되기 이전에 스페이스 패턴(20)의 상측 가장자리 부분(22)에 형성되는 보이드(void)(60)가 트렌치(40)의 개구부를 차단하여 갭필 산화층(50)이 트렌치(40) 내부에 도포되는 것을 방해하기 때문이다.
트렌치 내부에 갭필 산화층을 매립하는 공정시 스페이스 패턴 상에도 갭필 산화층이 도포됨으로 인해, 스페이스 패턴의 상측 가장자리 부분에 보이드가 형성되어 트렌치의 내부에 갭필 산화층이 완전히 매립되지 못하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 소자 분리막을 형성하는 공정에 있어서, 트렌치 내부에 갭필 산화층을 원활히 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 소자 분리 영역을 정의하는 트렌치 및 스페이스 패턴이 형성된 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부의 일정 높이까지 제 1 갭필 산화층을 형성하는 제 1 단계와, 상기 스페이스 패턴 상에 형성된 상기 제 1 갭필 산화층의 일부를 BHF 에칭하는 제 2 단계와, 상기 스페이스 패턴 상에 잔존하는 상기 제 1 갭필 산화층을 추가로 DHF 에칭하는 제 3 단계와, 상기 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부에 제 2 갭필 산화층을 형성하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
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본 발명의 실시 예에 따른 반도체 소자의 제조방법은 트렌치의 종 길이가 횡 길에보다 4배 이상의 값을 가지는 구조에서 보이드(void) 없이 트렌치 내부에 산화막을 매립하여 반도체 소자의 제조효율을 향상시킬 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3 내지 도 5는 본 발명의 실시 예에 따른 소자 분리막 형성 방법을 나타내는 단면도이다.
도 3 내지 도 5를 참조하면, 반도체 기판(110) 상에 도시되지 않은 산화막 및 질화막을 순차적으로 적층한 다음, 감광막을 이용한 포토리쏘그래피 공정을 실시하여, 패드 패턴(미도시)을 형성한다.
이렇게 형성된 패드 패턴을 마스크로 이용하여 반도체 기판(110)을 식각하여 도 3에 도시된 바와 같이, 반도체 기판(110) 내에 소자 분리 영역을 정의하는 스페이스 패턴(120) 및 소정 깊이를 가지는 트렌치(140)을 형성한다. 여기서, 반도체 기판(110)은 실리콘(Si) 기판을 사용한다.
이후, 진행되는 제조공정에 의해 노출될 수 있는 반도체 기판(110)을 보호하기 위해, 반도체 기판(110) 상에 산화막(130)을 형성한다.
여기서, 소자 분리 영역을 정의하는 트렌치(140)의 종횡비(aspect ratio, a:b)는 4:1 이상의 값(트렌치의 종 길이가 횡 길이에 비해 커지게 됨.)을 가진다. 즉, 트렌치(140) 횡 길이의 비가 1일 때, 종 길이의 비가 4 이상이 됨을 의미한다. 이렇게 트렌치(140)의 종 길이의 비가 횡 길이의 비보다 커지게 되는 것은, 최근에 들어 반도체 소자가 고집적화 및 초미세화 됨으로 인해, 동일 면적의 반도체 기 판(110)에 많은 수의 소자를 형성시키게 하기 위함이다.
이러한 트렌치(140)의 종횡비 증가는 트렌치(140)의 내부에 갭필(Gap fill) 산화층(oxide layer)을 매립시 스페이스 패턴(120)의 상측 가장자리 부분(122)에서 보이드(void)가 발생되어 산화층이 트렌치(140) 내부에 완전히 매립되지 않는 원인이 된다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 이러한 문제점을 개선하는 것을 목적으로 한다.
이후, 도 4에 도시된 바와 같이 반도체 기판(110) 전면에 산화 물질을 도포하여, 트렌치(140) 내부의 일정 높이(트렌치 내부의 ¼ 내지 ½ 높이)까지 제 1 갭필 산화층(150a)을 매립한다. 여기서, 제 1 갭필 산화층(150a)을 트렌치(140) 내부에 한번에 매립할 경우, 종래와 같은 문제점이 생길 수 있기 때문에 본 발명의 실시 예에 서는 도 4 및 도 5에 도시된 바와 같이, DWD(Deposition Wet etch Deposition) 공정을 실시하여 트렌치(140)에 갭필 산화층(150) 2차례로 나누어 매립한다.
이를 보다 자세히 설명하면, 트렌치(140) 내부에 매립되는 제 1 갭필 산화층(150a)의 재료(material)는 TEOS(Tetra Ethyl Ortho Silicate) 또는 USG(Undoped Silcate Glass) 중 어느 하나 이상의 물질을 사용하며, 이러한 TEOS 또는 USG 중 하나의 물질을 트렌치(140) 내부의 ¼ 내지 ½의 높이까지 매립하여 제 1 갭필 산화층(150a)를 형성한다.
이후, 트렌치(140) 내부에 제 1 갭필 산화층(150a)를 매립시, 스페이스 패턴(120) 상에 쌓인 산화층(150a)을 습식 에칭(Wet etching) 방법을 이용하여 식각(제거)한다.
여기서, 습식 에칭(Wet etching) 방법을 보다 자세히 설명하면, 트렌치(140) 내에 일정 높이까지 1차적으로 제 1 갭필 산화층(150a)을 형성한 후, 2단계의 습식 에칭를 실시하여 스페이스 패턴(120) 상에 쌓여있는 산화층(150a)을 식각(제거)한다.
먼저, 에칭 속도가 빠른 BHF 에칭을 1차로 실시한 후, BHF 에칭에 비해 상대적으로 에칭 속도가 느리지만 정밀하게 식각할 수 있는 DHF 에칭을 2차로 실시하여 스페이스 패턴(120) 상에 쌓여있는 산화층(150a)을 정밀하게 제거한다.
BHF 에칭 방법은 불산(HF)과 암모늄플로라이드(NH4F)의 혼합 용액인 BHF(Buffered HF) 용액을 이용한 습식 시각방법으로 1차로 실시되는 BHF 에칭은 다음의 조건으로 실시한다.
NHF4와 HF를 [30 : 6]비로(바람직한 비율은[NHF4 : HF = 25 ~ 30 : 1 ~ 6]) 혼합한 식각액을 20 ~ 40[㎖/min] 용량으로 20[sec]~30[sec] 동안 분사한다. 이후, N2 가스를 분사하여 건조시킨다. 여기서, 용액의 혼합비는 몰비를 기준으로 하는 혼합비를 의미하며, 이하 본원 발명의 상세한 설명에 기재된 모든 용액의 혼합비 또한 몰비를 기준으로 하는 혼합비를 의미한다.
이러한, BHF 에칭 공정은 스페이스 패턴(120) 상에 쌓여있는 산화층(150a)의 두께가 반도체 기판(110)으로부터 50Å~100Å이 되도록 실시한다. 즉, 스페이스 패턴(120) 상에 쌓여있는 산화층(150a)이 50Å~100Å의 두께를 가지도록 BHF 에칭을 실시 한다.
앞의 설명에서는 BHF 에칭 공정의 조건을 NHF4와 HF를 [30:6]비로(바람직한 비율은[NHF4 : HF = 25 ~ 30 : 1 ~ 6]) 혼합한 식각액을 20~40[㎖/min] 용량으로 20[sec] ~ 30[sec] 동안 분사하는 것으로 설명하였으나, 이것은 산화층(150a)이 통상의 두께를 가지는 경우의 조건을 개시한 것이고, 산화층(150a)이 이보다 얇거나 두껍게 형성되어 있는 경우에는 BHF 식각 용액의 용량 및 분사 시간과 같은 에칭 조건은 달라질 수 있다.
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BHF 에칭 공정을 실시한 후, DHF 에칭 공정을 실시하여 스페이스 패턴(120) 상에 잔존하는 산화막을 제거한다.
DHF(Diluted HF) 에칭 공정은 불산(HF)을 초순수(DI Water)로 희석시킨 용액(HF/DIH2O)을 이용한 습식 식각 공정으로서 초순수(DI Water)와 불산(HF)을 10:1 내지 800:1의 비율로 혼합한 용액을 이용한다.
여기서, 본 발명의 실시 예에 따른 반도체 소자의 제조방법에서 2차로 실시되는 DHF 에칭 공정은 다음의 조건으로 실시한다.
초순수(Deionized Water : DI water)와 불산(HF)을 100 : 1 내지 800 : 1로 혼합한 용액(DIW : HF = 400 : 1 ~ 800 : 1)을 20~40[㎖/min] 용량으로 10[sec] ~ 30[sec] 동안 분사한다.
이러한, DHF 에칭 공정을 이용하여 스페이스 패턴(120) 상에 50Å~100Å의 두께를 가지고 잔존하는 산화층(150a)과 파티클을 정밀하게 제거한다.
앞의 설명에서는 DHF 에칭 공정의 조건을 초순수(DI water)와 HF를 400:1~800:1로 혼합한 용액(DIW : HF = 400 : 1 ~ 800 : 1)을 20 ~ 40[㎖/min] 용량으로 10[sec] ~ 30[sec] 동안 분사하는 것으로 설명하였으나, 이것은 스페이스 패턴(120) 상에 잔존하는 산화층(150a)의 두께가 달리질 경우에는 식각 용액의 용량 및 분사 시간과 같은 조건은 달라질 수 있다.
이후, 반도체 기판(110) 상에 SC-1 세정 공정을 실시하여 불순물을 제거하고, 보호막(170)을 형성한다.
SC-1 세정 공정은 NH4OH + H2O2 + DI Water가 혼합된 용액을 이용하여 앞에서 설명한 BHF 에칭 공정을 실시한 후, 반도체 기판(110) 상에 잔존하는 불순물 및 산화층(150a)의 파티클(Paticle)을 제거시키고, 반도체 기판(110) 상에 보호막(170)을 형성한다.
여기서, 보호막(170)은 이후 수행되는 제 2 산화층(150b)을 형성하는 공정 시 스페이스 패턴(120)의 상부 쪽에 쌓이는 산화막의 양을 낮추기 위한 것으로, 스페이스 패턴(120)의 상부 쪽에 형성되어 있는 SiN이 트렌치(140) 내부에 형성되어 있는 산화층보다 증착율(deposition rate)이 높이 때문에 두 부분의 증착율을 맞춰주기 위해 형성한다. 또한, 보호층(170)은 이후 진행되는 공정 과정에서 반도체 기판(110)을 보호하는 역할을 한다.
이러한, 보호층(170)이 없으면 스페이스 패턴(120) 상측 모서리 부분(122)에 많은 양의 산화물이 증착되어 종래와 같이, 트렌치(140) 내부에 갭필 산화층(150)이 완전히 매립되지 않는 문제점이 발생될 수 있다.
SC-1 세정 공정 및 보호막(170) 형성 공정은 다음의 조건으로 실시한다.
NH4OH, H2O2, DIH2O가 1 : 2 ~ 4 : 20 ~ 400로 혼합된 용액을(NH4OH : H2O2 : DIH2O = 1 : 2 ~ 4 : 20 ~ 400])을 20~40[㎖/min] 용량으로 10[min] ~ 20[min] 동안 분사하여 보호막(170)을 형성한다.
이러한, 보호막(170)에 의해 트렌치(140)의 종횡비가 2 ~ 3 : 1 또는 4 : 1 이상이 되어도(트렌치 종 길이의 비가 횡 길이의 비 대비 증가 되어도) 도 5에 도시된 바와 같이, 트렌치(140) 내부에 보이드(void) 없이 갭칠 산화층(150)을 완전히 매립할 수 있도록 한다.
앞에서 설명한 바와 같은, 2단계의 BHF 및 DHF 식각 공정을 통해 스페이스 패턴(120) 상에 잔존하는 산화층(150a)을 완전히 제거한 후, 반도체 기판(110) 전면에 TEOS(Tetra Ethyl Ortho Silicate) 또는 USG(Undoped Silcate Glass) 중 하나 이상의 물질을 도포하여 도 5에 도시된 바와 같이, 제 1 산화층(150a)이 매립되고 남은 트렌치(140) 내부 공간에 제 2 산화층(150b)을 형성한다.
이후, 트렌치(140) 영역을 제외한 부분에 쌓여있는 산화층(150b)을 습식 또는 건식 에칭 방법으로 제거하여 반도체 소자의 소자 분라막(STI)을 완성한다.
앞에서 설명한 제조방법을 통해, 트렌치(140)의 종횡비가 4 : 1 이상을 가지는 구조에서 소자 분리막(STI) 형성시, 보이드(void) 없이 트렌치(140) 내부에 산화층(150)을 매립하여 반도체 소자의 제조효율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1 및 도 2는 종래 기술에 따른 소자 분리막 형성방법을 나타내는 단면도.
도 3 내지 도 5는 본 발명의 실시 예에 따른 소자 분리막 형성 방법을 나타내는 단면도.
<도면 주요 부분에 대한 부호의 설명>
10, 110 : 기판 20, 120 : 스페이스 패턴
30, 130 : 버퍼층 40, 140 : 트렌치
50, 150 : 갭필 산화층 60 : 보이드(void)
170 : 보호층

Claims (11)

  1. 소자 분리 영역을 정의하는 트렌치 및 스페이스 패턴이 형성된 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부의 일정 높이까지 제 1 갭필 산화층을 형성하는 제 1 단계와,
    상기 스페이스 패턴 상에 형성된 상기 제 1 갭필 산화층의 일부를 BHF 에칭하는 제 2 단계와,
    상기 스페이스 패턴 상에 잔존하는 상기 제 1 갭필 산화층을 추가로 DHF 에칭하는 제 3 단계와,
    상기 반도체 기판 전면에 산화 물질을 도포하여 상기 트렌치 내부에 제 2 갭필 산화층을 형성하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 종 길이가 횡 길이보다 4배 이상의 값을 가지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계의 산화 물질은 TEOS(Tetra Ethyl Ortho Silicate) 또는 USG(Undoped Silcate Glass) 중 하나 이상의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 단계의 제 1 갭필 산화층은 상기 트렌치 내부에 ¼ 내지 ½ 높이를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 갭필 산화층의 일부를 BHF 에칭하는 제 2 단계는 몰비를 기준으로 불산(HF)과 암모늄플로라이드(NH4F)를 6 : 25 내지 1 : 30의 비율로 혼합한 식각액(HF : NHF4 = 1 ∼ 6 : 25 ∼ 30)을 20 ~ 40[㎖/min] 용량으로 20[sec] ∼ 30[sec] 동안 분사하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 스페이스 패턴 상에 형성된 제 1 갭필 산화층을 50Å 내지 100Å의 두께를 가지도록 에칭하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 2 단계 이후, 상기 반도체 기판에 N2 가스를 분사하여 상기 반도체 기판을 건조시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 3 단계 이후, 몰비를 기준으로 NH4OH, H2O2, DIH2O를 1 : 2 ~ 4 : 20 ~ 400 비율로 혼합한 용액을 20~40[㎖/min] 용량으로 10[min] ~ 20[min] 동안 분사하는 SC-1 세정 공정을 실시하여 상기 반도체 기판 상의 불순물 및 파티클을 제거함과 아울러 상기 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 상기 제 1 갭필 산화층을 추가로 DHF 에칭하는 제 3 단계는 몰비를 기준으로 초순수(Deionized Water : DI water)와 HF를 100 : 1 내지 800 : 1로 혼합한 용액을 20~40[㎖/min] 용량으로 10[sec] ~ 30[sec] 동안 분사하여 상기 반도체 기판 상에 잔존하는 불순물 및 산화층을 추가로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 트렌치 내부에 상기 제 2 갭필 산화층을 형성하는 제 4 단계는 상기 반도체 기판 전면에 TEOS 또는 USG 중 하나 이상의 물질을 도포하여 상기 제 1 갭필 산화층이 매립되고 남은 트렌치 내부 공간에 상기 제 2 갭필 산화층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제 4 단계 이후, 상기 트렌치 영역을 제외한 부분에 쌓여있는 제 2 갭필 산화층을 습식 또는 건식 에칭 방법을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040103718A (ko) * 2003-06-02 2004-12-09 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20050112262A (ko) * 2004-05-25 2005-11-30 삼성전자주식회사 반도체 장치의 제조 방법
KR20060070364A (ko) * 2004-12-20 2006-06-23 주식회사 하이닉스반도체 소자 분리막 형성 방법
KR20060072491A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040103718A (ko) * 2003-06-02 2004-12-09 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20050112262A (ko) * 2004-05-25 2005-11-30 삼성전자주식회사 반도체 장치의 제조 방법
KR20060070364A (ko) * 2004-12-20 2006-06-23 주식회사 하이닉스반도체 소자 분리막 형성 방법
KR20060072491A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조 방법

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