KR100606915B1 - 반도체 소자의 격리막 형성방법 - Google Patents

반도체 소자의 격리막 형성방법 Download PDF

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Abstract

본 발명은 소자를 분리하는 트랜치 코너 부분에서 발생하는 스트레스 완화 및 디보트 발생을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 격리막 형성방법에 관한 것으로서, 반도체 기판상에 산화막 및 실리콘 게르마늄막, 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 질화막, 실리콘 게르마늄막, 산화막을 선택적으로 제거하는 단계와, 상기 질화막을 마스크로 이용하여 상기 노출된 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 질화막과 산화막 사이의 실리콘 게르마늄막을 수소(H2), 질소(N2), 산소(O2) 및 불소 화합물을 포함하는 그룹에서 선택되는 적어도 하나의 기체 플라즈마로 선택적으로 제거하여 측면으로부터 소정깊이를 갖는 언더컷을 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 실리콘 게르마늄막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
소자 격리막, 실리콘 게르마늄, 언더 컷, 트랜치

Description

반도체 소자의 격리막 형성방법{method for forming isolation film of semiconductor device}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드 산화막
33 : 실리콘 게르마늄막 34 : 질화막
35 : 포토레지스트 36 : 트랜치
37 : 언더컷 38 : 소자 격리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자를 분리하는 트랜치 코너(trench corner) 부분에서 발생하는 스트레스(stress) 완화와 디보트(divot) 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 격리막 형성방 법에 관한 것이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.
상기와 같은 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2㎛ 이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 STI(shallow Trench Isolation) 구조를 갖는 격리영역 형성방법이 제안되었다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 패드 산화막(12)을 형성하고, 상기 패드 산화막(12)상에 질화막(13)을 형성한다.
이어, 상기 질화막(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(14)를 패터닝하여 소자 분리 영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13) 및 패드 산화막(12)을 선택적으로 식각하여 상기 반도체 기판(11)의 소자 분리 영역을 노출시킨다.
도 1b에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하고, 상기 잔류하는 질화막(13) 및 패드 산화막(12)을 마스크로 이용하여 상기 노출된 반도체 기판(11)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트랜치(15)를 형성한다.
도 1c에 도시한 바와 같이, 상기 트랜치(15)를 포함한 반도체 기판(11)의 전 면에 갭필(gap fill)용 절연막(16)을 형성한다.
여기서, 상기 절연막(16)은 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등을 사용한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 절연막(16)을 연마하여 상기 트랜치(15)의 내부에 소자 격리막(16a)을 형성한다.
도 1e에 도시한 바와 같이, 상기 질화막(13)을 인산으로 제거하고, 상기 패드 산화막(12)을 세정 공정 등을 통해 제거하고, 상기 반도체 기판(11)의 전면에 게이트 절연막(도시되지 않음)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 격리막 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 도 1e에서 클리닝작업시에 소자 격리막(16a)의 코너(conner) 부분에 디보트(divot)(17)라고 하는 작은골이 발생하게 된다.
따라서, 게이트 옥사이드(gate oxide)가 코너 부분인 탓에 얇게 성장하며 이후에 게이트 폴리(gate poly)가 게이트 패터닝(gate patterning) 후 폴리 잔류물(poly residue)이 상기 디보트내에 남아있게 되고, 이것은 트랜지스터가 턴온(turn on)될 때 디보트에서 먼저 턴온되어 결국 트랜지스터가 두 번 턴온되는 험프(hump)라는 현상을 발생시킨다.
그리고 상기 폴리 잔류물로 인해 게이트간의 숏트(short)를 유발하는 요인으로 작용한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 소자를 분리하는 트랜치 코너 부분에서 발생하는 스트레스 완화 및 디보트 발생을 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리막 형성방법은 반도체 기판상에 산화막 및 실리콘 게르마늄막, 질화막을 차례로 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 질화막, 실리콘 게르마늄막, 산화막을 선택적으로 제거하는 단계와, 상기 질화막을 마스크로 이용하여 상기 노출된 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 질화막과 산화막 사이의 실리콘 게르마늄막을 수소(H2), 질소(N2), 산소(O2) 및 불소 화합물을 포함하는 그룹에서 선택되는 적어도 하나의 기체 플라즈마로 선택적으로 제거하여 측면으로부터 소정깊이를 갖는 언더컷을 형성하는 단계와, 상기 트랜치의 내부에 소자 격리막을 형성하는 단계와, 상기 실리콘 게르마늄막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 패드 산화막(32)을 20 ~ 150Å의 두께로 형성하고, 상기 패드 산화막(32)상에 실리콘 게르마늄막(33)을 200 ~ 1000Å의 두께로 형성한다.
이어, 상기 실리콘 게르마늄막(33)상에 질화막(34)을 1000 ~ 2000Å의 두께로 형성한다.
그리고 질화막(34)상에 포토레지스트(35)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(35)를 패터닝하여 소자 분리 영역을 정의한다.
이어, 상기 반도체 기판(31)의 소자 분리 영역이 노출되도록 상기 질화막(34), 실리콘 게르마늄막(33), 패드 산화막(32)을 선택적으로 식각한다.
도 2b에 도시한 바와 같이, 상기 포토레지스트(35)를 제거하고, 상기 잔류하는 질화막(34)을 마스크로 이용하여 상기 노출된 반도체 기판(31)을 선택적으로 식각하여 표면으로부터 소정깊이를 갖는 트랜치(36)를 형성한다.
도 2c에 도시한 바와 같이, 상기 트랜치(36)가 형성된 반도체 기판(31)에 수소(H2), 질소(N2), 산소(O2) 및 불소 화합물(NF3, CF4 등)을 포함하는 그룹에서 선택되는 적어도 하나의 기체 플라즈마를 이용하거나 암모니아수(NH4OH), 과산화수소(H2O2), 탈이온수(H2O), 질산(HNO3) 및 불산(HF)을 포함하는 그룹에서 적어도 하나의 용액을 이용하는 습식 식각을 실시하여 상기 실리콘 게르마늄막(33)의 측면에 언더컷(under cut)(37)한다.
이때 상기 실리콘 게르마늄막(33)은 상기 트랜치(36)가 형성된 측면으로부터 30 ~ 150Å 이내로 식각이 진행되어 언더컷(37)이 형성된다.
도 2d에 도시한 바와 같이, 상기 트랜치(36)를 포함한 반도체 기판(31)의 전 면에 갭필(gap fill)용 절연막을 형성한다.
여기서, 상기 절연막은 SiO2, SOG(Spin On Glass), USG(Undoped Silicate Glass), TEOS 산화막, BPSG(Boron Phosphorus Silicate Glass) 등을 사용한다.
이어, 상기 반도체 기판(31)의 전면에 CMP(Chemical Mechanical Polishing) 공정으로 상기 절연막 및 질화막(34)을 선택적으로 연마하여 상기 트랜치(36)의 내부에 소자 격리막(38)을 형성한다.
여기서, 상기 CMP 공정시에 상기 실리콘 게르마늄막(33)을 앤드 포인트로 하여 실시하고, 상기 실리콘 게르마늄막(33)에 의해 오버 에치 마진(over etch margin)을 가지고 진행할 수 있다.
도 2e에 도시한 바와 같이, 상기 실리콘 게르마늄막(33)을 제거한다. 여기서, 상기 실리콘 게르마늄막(33)은 건식(dry) 또는 습식 식각(wet etch)으로 제거한다.
이후, 공정은 도시하지 않았지만, 상기 반도체 기판(31)에 세정 공정을 실시하고, 상기 세정 공정이 완료된 반도체 기판상에 게이트 절연막 등을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리막 형성방법은 다음과 같은 효과가 있다.
즉, 실리콘 게르마늄막에 언더컷을 형성한 후 트랜치의 내부에 소자 격리막을 형성함으로써 트랜치 코너 부분에서 발생하는 스트레스를 완화시킴과 동시에 코너 부분에 발생하는 디보트를 방지하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판상에 산화막 및 실리콘 게르마늄막, 질화막을 차례로 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 상기 질화막, 실리콘 게르마늄막, 산화막을 선택적으로 제거하는 단계;
    상기 질화막을 마스크로 이용하여 상기 노출된 반도체 기판을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계;
    상기 질화막과 산화막 사이의 실리콘 게르마늄막을 수소(H2), 질소(N2), 산소(O2) 및 불소 화합물을 포함하는 그룹에서 선택되는 적어도 하나의 기체 플라즈마로 선택적으로 제거하여 측면으로부터 소정깊이를 갖는 언더컷을 형성하는 단계;
    상기 트랜치의 내부에 소자 격리막을 형성하는 단계;
    상기 실리콘 게르마늄막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제 1 항에 있어서, 상기 산화막은 20 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 실리콘 게르마늄막은 200 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 소자 격리막은 상기 트랜치를 포함한 반도체 기판의 전면에 SiO2, SOG, USG, TEOS 산화막, BPSG 중에서 어느 하나를 형성하고, 전면에 평탄화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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