KR100244299B1 - 반도체소자의 격리영역 및 그 형성방법 - Google Patents

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Abstract

반도체소자의 격리영역 및 그 형성방법에 관한 것으로 특히, STI 구조의 격리막을 형성할 때 재현성이 우수하고, 보이드의 발생을 방지하기에 적당한 반도체소자의 격리영역 및 그 형성방법에 관한 것이다. 이와 같은 반도체소자의 격리영역은 반도체기판, 상기 반도체기판에 형성된 트랜치, 상기 트랜치내의 상기 반도체기판 표면에 형성된 제 1 절연막, 상기 트랜치내의 상기 제 1 절연막 표면에 형성된 중공의 제 2 절연막, 그리고 상기 제 2 절연막 중공부의 비정질 상태의 가스를 포함한다.

Description

반도체소자의 격리영역 및 그 형성방법
본 발명은 반도체소자의 격리영역에 관한 것으로 특히, STI 구조의 격리막을 형성할 때 재현성이 우수하고, 보이드의 발생을 방지하기에 적당한 반도체소자의 격리영역 및 그 형성방법에 관한 것이다.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈 비크(Bird's Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.
이와 같은 종래 반도체소자의 격리영역 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 종래 반도체소자의 격리영역 형성공정을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성한다. 이어서, 격리영역을 정의하여 격리영역의 상기 질화막(3) 및 산화막(2)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이어서, 패터닝된 상기 질화막(3)을 마스크로 이용한 식각공정으로 상기 반도체기판(1)을 일정깊이 식각하여 트랜치(4)를 형성한다. 이때, 상기 트랜치(4)는 반도체소자가 형성될 활성영역(active region)과 반도체소자간을 분리하기 위한 격리영역(field region)중 격리영역으로 정의한 부분에 형성하는 것으로 STI(Shallow Trench Isolation)구조의 격리막을 형성할 트랜치이다.
도 1b에 나타낸 바와 같이, 상기 트랜치(4)내의 노출된 반도체기판(1) 표면 및 산화막(2)과 질화막(3)의 표면에 라이닝 산화막(lining oxide)(5)을 형성한다. 이때, 상기 라이닝 산화막(5)은 상기 반도체기판(1)에 트랜치(4)를 형성하기 위한 식각공정중에 발생한 반도체기판(1)의 손상(damage)을 회복하기 위한 것이다.
도 1c에 나타낸 바와 같이, 상기 트랜치(4)를 포함한 라이닝 산화막(5) 전면에 고밀도 플라즈마(HDP : High Density Plasma)장비를 이용하여 격리막으로 사용할 USG(Undoped Silicate Glass)층(6)을 형성한다.
도 1d에 나타낸 바와 같이, 상기 USG층(6)을 트랜치(4)내에만 남도록 연마하여 격리막(6a)을 형성한다. 그다음, 상기 질화막(3)을 제거(strip)한다. 이때, 상기 연마는 화학기계적경면연마(CMP : Chemical Mechanical Polishing)공정을 이용한다.
종래 반도체소자의 격리막 형성방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 화학기계적경면연마공정을 사용하여 격리막으로 사용할 산화막층을 연마하므로 반도체기판의 전면에서 균일한 연마공정을 실시하는 것이 어려워 재현성이 부족하고, 화학기계적경면연마법을 사용함에 따른 비용의 증가와, 파티클(paricle)의 발생을 방지할 수 없어 수율이 저하되었다.
둘째, 트랜치를 형성하기 위한 식각공정시 기판 자체에 발생한 손상(damage)을 회복시키기 위하여 라이닝 산화막을 형성하는 공정을 추가하였지만 트랜치(trench)를 채울 물질(gap fill material)(예를 들면 USG)을 형성할 때 고밀도 플라즈마 장비에서 이루어지므로 고밀도 플라즈마 장비자체의 금속 이온 때문에 트랜치내의 웨이퍼가 오염되거나, 플라즈마 데미지를 받는 등의 문제점이 발생하였다.
셋째, 특히 256M DRAM급 이상의 반도체소자에서 STI 구조를 이용한 격리막 형성시에는 종횡비가 증가함에 따라 트랜치내에 격리막으로 사용할 산화물 또는 질화물을 매립시킬 때 보이드(void)의 발생 가능성이 높아 격리막으로서의 신뢰도를 저하시켰다.
본 발명은 상기한 바와 같은 종래 반도체소자의 격리영역 형성방법의 문제점을 해결하기 위하여 안출한 것으로 격리막내에 유전상수가 낮은 비정질 가스를 포함시킨후 연마공정없이 격리막을 형성하여 격리막으로서의 특성 및 신뢰도를 향상시킨 반도체소자의 격리영역 및 그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 반도체소자의 격리영역 형성공정을 보여주는 단면도들
도 2는 본 발명 반도체소자의 격리영역 단면 구조도
도 3a 내지 도 3l은 본 발명 반도체소자의 격리영역 형성공정을 보여주는 단면도들
도면의 주요부분에 대한 부호의 설명
11, 21 : 반도체기판 12, 24 : 트랜치
13, 22 : 제 1 절연막 14, 23 : 제 2 절연막
15, 29 : 비정질 상태의 가스 25 : 제 3 절연막
26 : 반도체층 27 : 제 4 절연막
28 : 제 5 절연막 30 : 산화막
상기한 바와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 격리영역은 반도체기판, 상기 반도체기판에 형성된 트랜치, 상기 트랜치내의 상기 반도체기판 표면에 형성된 제 1 절연막, 상기 트랜치내의 상기 제 1 절연막 표면에 형성된 중공(中空)의 제 2 절연막과, 상기 제 2 절연막 중공부의 비정질 상태의 가스를 포함한다. 그리고, 상기한 바와 같은 목적을 달성하기 위한 본 발명 반도체소자의 격리역역 형성방법은 반도체기판상에 제 1 및 제 2 절연막을 형성하는 단계, 격리영역을 정의하여 상기 격리영역의 상기 제 1 및 제 2 절연막을 선택적으로 제거하는 단계, 상기 격리영역의 상기 반도체기판을 식각하여 트랜치를 형성하는 단계, 상기 트랜치 및 상기 제 2 절연막 표면에 제 3 절연막과, 상기 제 3 절연막 표면에 반도체층을 형성하는 단계, 상기 트랜치내의 상기 반도체층위에 제 4 절연막을 형성하는 단계, 상기 제 4 절연막을 포함한 기판 전면에 제 5 절연막을 형성하는 단계, 상기 제 4 절연막을 비정질 상태의 가스로 치환하고, 상기 반도체층을 산화시켜 산화막을 형성하는 단계, 그리고 상기 트랜치의 탑(top)부분 보다 높은 위치에 형성된 제 5 절연막, 산화막, 제 3, 제 2 및 제 1 절연막을 선택적으로 제거하는 단계를 포함하여 이루어진다.
이와 같은 본 발명 반도체소자의 격리영역 및 그 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명 반도체소자의 격리영역 단면 구조도이다.
본 발명에 따른 반도체소자의 격리영역은 반도체기판(11), 상기 반도체기판(11)에 형성된 트랜치(12), 상기 트랜치(12)내의 상기 반도체기판(11) 표면에 형성된 제 1 절연막(13), 상기 트랜치(12)내의 상기 제 1 절연막(12) 표면에 형성된 중공(中空)의 제 2 절연막(14), 그리고 상기 제 2 절연막(14) 중공부의 비정질 상태의 가스(15)를 포함한다.
이때, 상기 제 1 및 제 2 절연막(13)(14)은 각각 질화막과 산화막이며, 각각 1000Å 이하의 두께로 형성한다. 그리고, 상기 비정질 상태의 가스(15)는 이산화탄소 가스이며, 상기 중공의 제 2 절연막(14)의 상측은 상기 트랜치(12)의 탑부분과 동일 높이까지 형성된다.
도 3a 내지 도 3l은 본 발명 반도체소자의 격리영역 형성공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(21)상에 제 1 및 제 2 절연막(22)(23)을 차례로 형성한다. 그다음, 격리영역을 정의하여 격리영역의 상기 제 2 및 제 1 절연막(23)(22)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이어서, 패터닝된 상기 제 2 절연막(23)을 마스크로 이용한 식각공정으로 상기 반도체기판(21)을 일정깊이 식각하여 트랜치(24)를 형성한다. 이때, 상기 트랜치(24)는 반도체소자가 형성될 활성영역(active region)과 반도체소자간을 분리하기 위한 격리영역(field region)중 격리영역으로 정의한 부분에 형성하는 것으로 STI(Shallow Trench Isolation)구조의 격리막을 형성하기 위한 트랜치이다. 이때, 상기 제 1 및 제 2 절연막(22)(23)은 산화막과 질화막으로 형성한다.
도 3b에 나타낸 바와 같이, 상기 트랜치(24)내의 노출된 반도체기판(21) 표면과 제 1 및 제 2 절연막(22)(23)의 표면을 따라서 제 3 절연막(25)을 형성한다. 이때, 상기 제 3 절연막(25)은 상기 제 2 절연막(23)과 동일한 물질로 형성하며, 질화물로 형성한다. 그리고, 상기 제 3 절연막(25)은 1000Å 이하의 두께로 형성한다.
도 3c에 나타낸 바와 같이, 상기 제 3 절연막(25)표면을 따라서 반도체층(26)을 형성한다. 이때, 상기 반도체층(26)은 언도프트 폴리실리콘으로 형성하며, 1000Å 이하의 두께로 형성한다.
도 3d에 나타낸 바와 같이, 상기 트랜치(24)를 포함한 반도체층(26) 전면에 제 4 절연막(27)을 형성한다. 이때, 상기 제 4 절연막(27)은 비정질 탄소(amorphous Carbon)를 10000Å 이하의 두께로 형성하는데 그 형성방법은 물리기상증착법(PVD : Physical Vapor Deposition)인 스퍼터링(sputtering)공정을 이용한다.
도 3e에 나타낸 바와 같이, 반응성 이온 식각법을 이용한 에치백 공정으로 상기 제 4 절연막(27)을 식각하여 상기 트랜치(24)의 탑부분 아래에만 남도록 위치시킨다. 이때, 상기 트랜치(24)의 깊이를 100이라 했을 때 50 ∼ 80%의 깊이에만 상기 제 4 절연막(27)을 위치시킨다.
도 3f에 나타낸 바와 같이, 상기 제 4 절연막(27)을 포함한 상기 반도체층(26) 전면에 제 5 절연막(28)을 형성한다. 이때, 상기 제 5 절연막(28)은 USG(Undoped Silicate Glass), PE TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate) 및 HLD(High temperature Low pressure Dielectric) 산화막과 같은 산화물중 어느 하나를 사용하여 형성하며, 2000 ∼ 5000Å정도의 두께로 형성한다. 그리고, 상기 제 5 절연막(28)은 화학기상증착법(CVD : Chemical Vapor Deposition)법이나 물리기상증착법(PVD : Physical Vapor Deposition)법을 이용한 스퍼터링으로 형성한다.
도 3g에 나타낸 바와 같이, 상기 제 4 절연막(27)을 산소(O2) 분위기에서 열처리하여 비정질 상태의 가스(29)로 치환시킨다. 이때, 상기 언도프드 폴리실리콘층인 반도체층(26) 역시 산화되어 산화막(30)으로 형성된다. 이때, 상기 열처리는 700℃이상에서 실시한다. 그리고, 질화막으로 형성된 상기 제 3 절연막(25)은 700℃이상의 열처리시 비정질 상태의 가스(29)가 반도체기판(21)으로 확산되는 것을 방지할 수 있다. 이때, 상기 비정질 상태의 가스(29)는 비정질 탄소(C)가 산소(O2)와 반응하여 치환된 비정질 이산화탄소(CO2)이다. 즉, 일반적으로 격리막을 형성할 때 사용하는 물질인 산화막의 유전상수는 2 ∼ 2.5인데 비해 상기 비정질 이산화탄소 가스로 이루어지는 비정질 상태의 가스(29)의 유전상수는 1이다. 즉, 비정질 상태의 가스를 사용하여 기생 커패시턴스 등에 대해 안정적인 격리막을 제공할 수 있는 것이다. 그리고, 상기한 바와 같은 반응은 도시하지는 않았지만 산소(O2)분위기의 로(furnace)에서 진행시킬 때 테스트 패턴이나 웨이퍼의 스크라이브 레인에서 공정의 성공적인 수행 여부를 평가할 때 테스트 패턴의 상측면이나 스크라이브 레인의 상측면에서 최소한 10Å 이상(바람직하게는 50Å이상)의 산화막이 성장되면 비정질 탄소(amorphous Carbon)가 비정질 탄소 가스(amorphous CO2gas)로 치환된 것으로 평가할 수 있다. 그리고, 상기한 바와 같은 건식산화법 이외에도 습식법(2H2O를 이용한)으로도 비정질 탄소를 비정질 상태의 탄소 가스로 치환시킬수 있다.
도 3h에 나타낸 바와 같이, 상기 제 5 절연막(28) 전면에 감광막(PR)을 도포한다음, 노광 및 현상공정으로 상기 트랜치(24) 및 트랜치(24)에 인접한 제 5 절연막(28)상에만 남도록 상기 감광막(PR)을 선택적으로 패터닝한다.
도 3i에 나타낸 바와 같이, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 5 절연막(28) 및 산화막(30)을 선택적으로 제거한다. 이때, 상기 제 5 절연막(28)과 산화막(30)은 식각선택비가 동일한 산화물이므로 동일 식각가스나 용액을 이용하여 차례로 제거할 수 있다.
도 3j에 나타낸 바와 같이, 상기 제 3 및 제 2 절연막(25)(23)을 습식각법으로 제거한다. 즉, 상기 제 3 및 제 2 절연막(25)(23)은 질화막으로 형성되었기 때문에 동시에 제거할 수 있는 것이다.
도 3k에 나타낸 바와 같이, 상기 감광막(PR)을 제거(strip)한다.
도 3l에 나타낸 바와 같이, 상기 트랜치(24)의 탑부분보다 높은 위치의 상기 제 1 절연막, 산화막 및 제 5 절연막(22)(30)(28)을 선택적으로 제거한다. 즉, 상기 비정질 상태의 가스(29)가 외부로 노출되지 않도록 하는 것이다. 이때, 상기한 바와 같은 제 1 절연막, 산화막 및 제 5 절연막(22)(30)(28)은 동일한 식각선택비를 가진 실리콘 산화막(SiO2)이므로 반응성 이온 식각법을 이용한 에치백공정이나, 불산(HF)또는 NH4F와 같은 습식용액을 사용하여 실리콘으로 형성되는 반도체기판(21)의 손상없이 선택적으로 제거할 수 있다.
본 발명에 따른 반도체소자의 격리영역 및 그 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 256M DRAM급 이상의 반도체소자에서 STI 구조를 이용한 격리막 형성시 트랜치에 중공의 절연막으로 둘러싸인 부분에 유전상수가 1인 비정질 이산화탄소가스를 채우므로 격리막을 산화막으로 사용하였을 경우보다 기생 커패시턴스 등에 대하여 좀더 안정적인 격리막을 제공할 수 있다.
둘째, 특히 256M 디램급 이상의 소자에서 STI 구조의 트랜치내에 보이드 형성을 방지할 수 있어 격리막으로써의 신뢰도를 향상시킬 수 있다.
셋째, 화학기계적경면연마법(CMP)을 사용하지 않고 격리막 상측의 절연막들을 제거하므로 공정단가 및 파티클 발생을 줄일수 있으며, 재현성 향상에 유리하다.
넷째, 트랜치내에 비정질 탄소층을 채울 때 물리기상증착법을 이용하므로 트랜치내의 웨이퍼가 오염되거나 기판 자체의 스트레스를 방지할 수 있어 안정적인 반도체 소자를 제공할 수 있다.

Claims (7)

  1. 반도체기판;
    상기 반도체기판에 형성된 트랜치;
    상기 트랜치내의 상기 반도체기판 표면에 형성된 제 1 절연막;
    상기 트랜치내의 상기 제 1 절연막 표면에 형성된 중공의 제 2 절연막; 그리고,
    상기 제 2 절연막의 중공부에 형성된 비정질 상태의 가스를 포함하여 구성됨을 특징으로 하는 반도체소자의 격리영역.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 절연막은 각각 질화막과 산화막으로 형성됨을 특징으로 하는 반도체소자의 격리영역.
  3. 제 1 항에 있어서, 상기 비정질 상태의 가스는 이산화탄소 가스인 것을 특징으로 하는 반도체소자의 격리영역.
  4. 반도체기판상에 제 1 및 제 2 절연막을 형성하는 단계;
    격리영역을 정의하여 상기 격리영역의 상기 제 1 및 제 2 절연막을 선택적으로 제거하는 단계;
    상기 격리영역의 상기 반도체기판을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치, 제 1 및 제 2 절연막 표면에 제 3 절연막과, 상기 제 3 절연막표면에 반도체층을 형성하는 단계;
    상기 트랜치내의 상기 반도체층위에 제 4 절연막을 형성하는 단계;
    상기 제 4 절연막을 포함한 기판 전면에 제 5 절연막을 형성하는 단계;
    상기 제 4 절연막을 비정질 상태의 가스로 치환하고, 상기 반도체층을 산화시켜 산화막을 형성하는 단계; 그리고,
    상기 트랜치의 탑(top)부분 보다 높은 위치에 형성된 제 5 절연막, 산화막, 제 3, 제 2 및 제 1 절연막을 선택적으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
  5. 제 4 항에 있어서, 상기 제 3 절연막은 질화막으로 형성하고, 반도체층은 언도프트 폴리실리콘으로 형성하며, 제 4 절연막은 비정질 탄소로 형성는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
  6. 제 4 항에 있어서, 상기 제 4 절연막을 비정질 상태의 가스로 치환하고, 상기 반도체층을 산화시켜 산화막을 형성하는 단계는 상기 반도체층 전면에 물리기상증착법으로 제 4 절연막을 형성하는 단계와, 반응성 이온 식각법을 이용한 에치백 공정으로 상기 제 4 절연막을 상기 트랜치의 50 ∼ 80% 정도의 깊이에만 남기는 단계와, 700℃ 이상의 산소분위기에서 상기 제 4 절연막을 비정질 상태의 가스로 치환하고, 동시에 반도체층을 산화시키는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
  7. 제 6 항에 있어서, 상기 비정질 상태의 가스는 비정질 이산화탄소 가스인 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
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