KR100900230B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

반도체 소자의 소자분리막 형성방법은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 기판의 소자분리 영역을 노출시키는 하드마스크를 형성하는 제1단계; 상기 하드마스크에 의해 노출된 기판 소자분리 영역을 식각하여 트렌치를 형성하는 제2단계; 상기 트렌치를 완전히 매립하지 않는 두께로 제1절연막을 형성하는 제3단계; 상기 트렌치 내에 형성된 제1절연막 부분 상에 캡핑용 비정질탄소막을 선택적으로 형성하는 제4단계; 상기 캡핑용 비정질탄소막이 형성되지 않은 제1절연막 부분을 선택적으로 제거하는 제5단계; 상기 캡핑용 비정질탄소막을 제거하는 제6단계; 및 상기 제1절연막 상에 제2절연막을 형성하는 제7단계;를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 1g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 패드산화막
104 : 패드질화막 110 : 하드마스크
T : 트렌치 120 : 제1절연막
130 : 캡핑용 비정질탄소막 140 : 제2절연막
150 : 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 고집적화 추세에 따라 종횡비가 커진 트렌치의 매립시 보이드(Void)의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용해 왔는데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 액티브 영역의 크기를 확보함으로서, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다.
이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런다음, 상기 패터닝된 패드질화막을 하드마스크로 이용해서 그 아래의 패드산화막과 기판을 식각하여 트렌치를 형성한다.
이어서, 트렌치를 매립하도록 상기 기판 결과물 상에 HDP(High Density Plasma) 방식을 통해 절연막을 증착한다.
다음으로, 패드질화막이 노출될 때까지 상기 절연막을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 패드질화막 및 패드산화막을 차례로 제거하여 트렌치형 소자분리막의 형성을 완성한다.
그러나, 전술한 종래 기술의 경우에는 반도체 소자의 고집적화 추세에 따라 종횡비가 증가한 트렌치를 매립하는 것이 어려우며, 이 때문에, 트렌치 내의 절연막에 보이드가 발생된다. 상기 보이드가 발생 되면, 소자분리막의 신뢰성이 저하될 뿐 아니라, 반도체 소자의 특성이 열화된다.
따라서, 본 발명은 고집적화 추세에 따라 종횡비가 커진 트렌치의 매립시 보이드(Void)의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 보이드의 발생을 방지함으로써 소자분리막의 신뢰성 및 소자 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 소자분리막 형성방법은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 기판의 소자분리 영역을 노출시키는 하드마스크를 형성하는 제1단계; 상기 하드마스크에 의해 노출된 기판 소자분리 영역을 식각하여 트렌치를 형성하는 제2단계; 상기 트렌치를 완전히 매립하지 않는 두께로 제1절연막을 형성하는 제3단계; 상기 트렌치 내에 형성된 제1절연막 부분 상에 캡핑용 비정질탄소막을 선택적으로 형성하는 제4단계; 상기 캡핑용 비정질탄소막이 형성되지 않은 제1절연막 부분을 선택적으로 제거하는 제5단계; 상기 캡핑용 비정질탄소막을 제거하는 제6단계; 및 상기 제1절연막 상에 제2절연막을 형성하는 제7단계;를 포함한다.
여기서, 상기 제1절연막은 CVD(Chemical Vapor Deposition) 방식을 통해 HDP(High Density Plasma)막으로 형성한다.
상기 캡핑용 비정질탄소막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식으로 형성한다.
상기 캡핑용 비정질탄소막을 선택적으로 형성하는 제4단계는, 상기 제1절연막 상에 캡핑용 비정질탄소막을 형성하는 단계; 및 상기 기판의 활성 영역에 형성된 캡핑용 비정질탄소막 부분을 제1절연막이 노출될 때까지 에치백하는 단계;를 포함한다.
상기 제1절연막 부분을 선택적으로 제거하는 제5단계는, 상기 캡핑용 비정질탄소막이 선택적으로 형성된 반도체 기판을 습식 케미컬에 침지시키는 방식으로 수행한다.
상기 제1절연막 부분을 선택적으로 제거하는 제5단계는, 상기 제1절연막 부분이 상기 하드마스크를 완전히 노출시키지 않도록 하는 두께 만큼 제거되도록 수행한다.
상기 캡핑용 비정질탄소막은 O2 플라즈마를 사용하여 제거한다.
상기 제4단계 내지 제7단계는, 상기 트렌치를 완전히 매립할 때까지 반복해서 수행된다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
본 발명은, 트렌치를 완전히 매립하지 않는 두께로 제1절연막을 증착한 후, 상기 절연막 상에 캡핑용 비정질탄소막을 형성하고 나서, 상기 비정질탄소막과 제1절연막의 일부를 제거하여 매립되어질 트렌치 부분의 종횡비를 낮춘다. 그 다음, 상기 캡핑용 비정질탄소막을 제거하고, 상기 트렌치를 완전히 매립하도록 제1절연막 상에 제2절연막을 증착하여 소자분리막을 형성한다.
이렇게 하면, 반도체 소자의 고집적화 추세에 따라 종횡비가 증가한 트렌치를 보이드 없이 매립할 수 있으므로 소자분리막의 신뢰성을 향상시킬 수 있으며, 이를 통해, 반도체 소자의 특성을 개선할 수 있다.
도 1a 내지 1g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(100) 상에 패드산화막(102)과 패드질화막(104)의 적층막으로 이루어진 하드마스크(110)를 형성한다. 그 다음, 상기 하드마스크(110)를 식각하여 기판(100)의 소자분리 영역을 노출시킨다.
도 1b를 참조하면, 상기 하드마스크(110)에 의해 노출된 기판(100)의 소자분리 영역을 식각하여 트렌치(T)를 형성한다. 상기 트렌치(T)는 반도체 소자의 고집적화 추세에 따라 종횡비가 크게 형성된다.
도 1c를 참조하면, 상기 트렌치(T)가 형성된 기판(100) 결과물 상에 상기 트렌치(T)를 완전히 매립하지 않는 두께로 제1절연막(120)을 증착한다. 상기 제1절연 막(120)은 CVD(Chemical Vapor Deposition) 방식을 통해 HDP(High Density Plasma)막을 형성하며, 상기 제1절연막(120)의 증착시 재증착으로 인해 갭-필(Gap-Fill) 공간이 좁아지지 않도록 한다.
도 1d를 참조하면, 상기 제1절연막(120) 상에 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 통해 캡핑용 비정질탄소막(130)을 증착한다. 이때, 트렌치(T)의 종횡비가 크기 때문에 캡핑용 비정질탄소막(130) 내에 보이드가 발생될 수도 있으나, 상기 캡핑용 비정질탄소막(130)은 하드마스크(110) 상부에 형성된 제1절연막(120)을 제거하기 위한 목적으로 형성되는 것이므로 보이드가 발생되어도 무방하다.
그리고 나서, 상기 기판(100)의 활성 영역에 형성된 캡핑용 비정질탄소막(130) 부분을 제1절연막(120)이 노출될 때까지 에치백(Etch Back)하여 트렌치(T) 내에 형성된 제1절연막(120) 부분 상에만 캡핑용 비정질탄소막(130)을 선택적으로 형성한다.
도 1e를 참조하면, 상기 에치백된 기판(100) 결과물을 습식 식각 케미컬에 침지시켜 상기 캡핑용 비정질탄소막(130)이 형성되지 않은 기판(100) 활성 영역의 하드마스크(110) 상부에 형성된 제1절연막(120) 부분을 선택적으로 제거한다. 이때, 상기 제1절연막(120)은 하드마스크(110)의 일부분이 드러나도록, 예컨대, 상기 하드마스크(110)의 패드질화막(104)이 반 정도 드러날 정도의 두께만큼 제거한다.
도 1f를 참조하면, 상기 습식 식각 케미컬에서 제거되지 않고 잔류된 캡핑용 비정질탄소막을 O2 플라즈마를 사용하여 제거한다. 이때, 상기 캡핑용 비정질탄소막이 제거된 후에 트랜치(T) 내에는 갭필될 공간의 종횡비가 상당히 완화된 프로파일을 갖는 제1절연막(120)이 남아있다.
도 1g를 참조하면, 상기 제1절연막(120) 상에 트렌치(T)를 완전히 매립하도록 제2절연막(140)을 형성한다. 상기 제2절연막(140)은 CVD 방식을 통한 HDP막으로 형성하거나, 또는, 그외의 다른 방식을 통해 형성하는 것도 가능하다. 그 다음, 상기 제2 및 제1절연막(140,120)을 상기 하드마스크(110)가 노출되도록 평탄화하여 기판(100) 활성 영역을 정의하는 소자분리막(150)을 형성한다.
한편, 전술한 본 발명의 일실시예에서는 상기 트렌치를 완전히 매립하여 소자분리막을 형성하기 위해 제1 및 제2절연막을 형성하였지만, 본 발명의 다른 실시예로서 제2절연막을 형성한 다음에 캡핑용 비정질탄소막을 형성하고 다시 절연막을 형성하는 과정을 수 회 반복하여 트렌치를 완전히 매립할 수도 있다.
여기서, 본 발명은 반도체 소자의 고집적화 추세에 따라 종횡비가 증가한 트렌치의 매립시, 제1절연막 상에 캡핑용 비정질탄소막을 증착한 후 상기 제1절연막의 일부를 제거하여 종횡비를 낮춘 다음, 상기 캡핑용 비정질탄소막을 제거하고 나서 다시 제2절연막을 형성함으로써 보이드의 발생 없이 소자분리막을 형성할 수 있다.
따라서, 본 발명은 보이드의 발생 없이 소자분리막을 형성할 수 있으므로 상기 소자분리막의 신뢰성을 향상시킬 수 있으며, 이를 통해, 반도체 소자의 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 소자의 고집적화 추세에 따라 종횡비가 증가한 트렌치를 보이드의 발생 없이 절연막으로 매립할 수 있다.
따라서, 본 발명은 상기 트렌치를 보이드의 발생 없이 절연막으로 매립함으로써, 소자분리막의 신뢰성을 향상시킬 수 있으며, 이를 통해, 반도체 소자 특성을 개선할 수 있다.

Claims (8)

  1. 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 기판의 소자분리 영역을 노출시키는 하드마스크를 형성하는 제1단계;
    상기 하드마스크에 의해 노출된 기판 소자분리 영역을 식각하여 트렌치를 형성하는 제2단계;
    상기 트렌치를 완전히 매립하지 않는 두께로 제1절연막을 형성하는 제3단계;
    상기 트렌치 내에 형성된 제1절연막 부분 상에 캡핑용 비정질탄소막을 선택적으로 형성하는 제4단계;
    상기 캡핑용 비정질탄소막이 형성되지 않은 하드마스크 상부의 제1절연막 부분을 상기 하드마스크의 일부분이 드러나도록 선택적으로 제거하는 제5단계;
    상기 캡핑용 비정질탄소막을 제거하는 제6단계; 및
    상기 제1절연막 상에 제2절연막을 형성하는 제7단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제1절연막은 CVD(Chemical Vapor Deposition) 방식을 통해 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 캡핑용 비정질탄소막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 캡핑용 비정질탄소막을 선택적으로 형성하는 제4단계는,
    상기 제1절연막 상에 캡핑용 비정질탄소막을 형성하는 단계; 및
    상기 기판의 활성 영역에 형성된 캡핑용 비정질탄소막 부분을 제1절연막이 노출될 때까지 에치백하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 제1절연막 부분을 선택적으로 제거하는 제5단계는,
    상기 캡핑용 비정질탄소막이 선택적으로 형성된 반도체 기판을 습식 케미컬에 침지시키는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 제1절연막 부분을 선택적으로 제거하는 제5단계는,
    상기 제1절연막 부분이 상기 하드마스크의 일부를 노출시키는 두께 만큼 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 캡핑용 비정질탄소막은 O2 플라즈마를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서,
    상기 제4단계 내지 제7단계는,
    상기 트렌치를 완전히 매립할 때까지 반복해서 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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