KR20080062582A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000002955 isolation Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리영역을 노출시키는 하드마스크막을 형성하는 단계와, 상기 하드마스크막을 마스크패턴으로 상기 기판의 노출된 소자분리영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 기판 상에 SOD막을 형성하는 단계와, 상기 SOD막을 하드마스크막이 노출될때까지 CMP하는 단계와, 상기 SOD막을 포함한 기판 결과물에 대해 큐어링(curing) 하는 단계와, 상기 SOD막을 트렌치 하부에 일정하게 잔류하도록 리세스 시키는 단계와, 상기 리세스된 SOD막 상에 상기 트렌치를 매립하도록 HDP막을 형성하는 단계와, 상기 HDP막을 하드마스크막이 노출될 때까지 CMP하는 단계와, 상기 노출된 하드마스크막을 제거하는 단계를 포함한다.
Description
도 1은 종래의 반도체 소자의 소자분리막 형성방법에 따른 문제점을 도시한 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 202 : 패드산화막
204 : 패드질화막 206 : 하드마스크막
208 : 측벽산화막 210 : 선형질화막
212 : 선형산화막 214 : SDO막
216 : HDP막 T : 트렌치
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, SOD막의 리세스 공정시 균일도를 향상시킬 수 있는 반도체 소자의 소자분리 막 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 기판의 활성 영역을 정의하는 소자분리막의 형성시 상기 소자분리막을 형성하기 위한 트렌치를 매립하는 것이 어려워지게 되었다. 이에, 상기 트렌치를 매립하는 방법으로 트렌치의 하단부를 매립특성이 우수한 SOD(Spin-On Dielectric)막으로 증착한 다음, 상기 SOD막 상에 상기 트렌치를 완전 매립하도록 HDP(High Density Plasma)막을 증착하여 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막을 형성하는 방법이 제안된 바 있다.
상기 소자분리막을 SOD막과 HDP막의 적층막 구조로 형성하면, 종횡비가 큰 트렌치의 하단부를 매립특성이 우수한 SOD막으로 형성함으로써 보이드의 발생 없이 막을 매립할 수 있으며, 후속 공정시 노출되는 트렌치의 상단부를 식각속도가 비교적 느린 HDP막으로 형성함으로써 후속으로 수행되는 세정 공정시 유발되는 소자분리막의 신뢰성 열화를 방지할 수 있는 장점이 있다.
이하에서는, SOD막과 HDP막의 적층막으로 이루어진 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 활성 영역과 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성한 후, 상기 하드마스크막에 의해 노출된 기판 부분을 식각하여 트렌치를 형성한다. 그 다음, 상기 트렌치를 매립하도록 SOD막을 증착하고 나서, 상기 SOD막이 형성된 기판 결과물에 대해 SOD막이 기판 표면 부분까지 제거되도록, 예컨데, 2500Å 정도의 두께만큼 제거되도록 습식 식각 공정을 수행한다. 상기 습식 식각 공정은 후속 세정 공정시 SOD막이 노출되는 것을 방 지하게 위해 수행하는 것이다.
이어서, 상기 습식 식각 공정이 수행된 SOD막 상에 트렌치를 완전 매립하도록 HDP막을 증착한다. 다음으로, 상기 HDP막을 하드마스크막이 노출될 때까지 CMP(Chemical Mechanical Polishing)한 후, 하드마스크막을 제거하여 트렌치형 소자분리막을 형성한다.
그러나, 전술한 종래 기술의 경우에는 트렌치 내에 SOD막을 형성 후, 형성된 상기 SOD막에 대해 바로 큐어링(curing) 공정을 실시하게 되는데, 액티브 영역의 높이에 따라서 상기 액티브 영역에 형성되는 SDO막과 트렌치 내에 형성되는 SOD막의 높이가 서로 상이하게 된다.
따라서, 상기와 같이 액티브 영역과 트렌치 내의 서로 상이한 높이로 형성된 SOD막으로 인해 다음 공정인 CMP에 의해 평탄화 된후 노출된 SOD막의 표면이 특성을 달리하게 된다.
그 결과, 상기 CMP 공정 후의 리세스 게이트 형성의 기판 식각공정시, 상기 SOD막이 드러나지 않게 함과 동시에 갭-필 마진을 고려하여 상기 SOD막을 일정한 두께로 리세스 시키게 되는데, 상기와 같이 노출된 SOD막의 표면 특성이 달라지게 되어 도 1에 도시된 바와 같이, 트렌치 내의 리세스가 많이 된 부분은 후속의 갭-필 특성이 열화되고, 한편, 상대적으로 리세스가 적게 된 부분은 후속의 기판 리세스시 상기 SOD막이 노출되게 된다.
따라서, 본 발명은 소자분리영역 트렌치 내의 균일도를 확보할 수 있는 반도 체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명은 갭-필 마진을 향상시켜 공정의 신뢰도를 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 소자분리막 형성방법은, 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 마스크패턴으로 상기 기판의 노출된 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 상에 SOD막을 형성하는 단계; 상기 SOD막을 하드마스크막이 노출될때까지 CMP하는 단계; 상기 SOD막을 포함한 기판 결과물에 대해 큐어링(curing) 하는 단계; 상기 SOD막을 트렌치 하부에 일정하게 잔류하도록 리세스 시키는 단계; 상기 리세스된 SOD막 상에 상기 트렌치를 매립하도록 HDP막을 형성하는 단계; 상기 HDP막을 하드마스크막이 노출될 때까지 CMP하는 단계; 및 상기 노출된 하드마스크막을 제거하는 단계;를 포함한다.
상기 SOD막은, 3000∼10000Å의 두께로 형성한다.
상기 트렌치 내의 SDO막을 리세스 시키는 단계는, 상기 트렌치 내에 50Å의 두께가 잔류되도록 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 소자분리영역의 트렌치 내에 SDO막을 형성하고, 상기 SDO막에 대 해 CMP 공정을 수행한 다음, 상기 CMP 공정이 수행된 SOD막에 대해 큐어링(curing)공정을 수행하고 나서, 상기 큐어링 공정이 수행된 SOD막 상에 HDP막을 형성하여 소자분리막을 형성한다.
이렇게 하면, 트렌치 내에 SOD막을 형성하고, 상기 SOD막에 대해 큐어링(curing) 공정을 수행한 다음 CMP 하는 종래의 소자분리막 형성방법과 달리, 상기 SDO막 형성 후 큐어링 공정 전에 먼저 CMP 공정을 수행함으로써, 기판 표면 전체에 SOD막의 동일한 특성을 갖게 할 수 있다.
따라서, 상기와 같이 기판 표면의 SOD막 전체가 동일한 특성을 갖음으로써, 후속의 리세스 게이트 형성의 기판 식각공정시, 상기 SOD막이 드러나지 않게 함과 동시에, 트렌치 내의 상기 SOD막이 균일한 특성을 갖도록 하여 갭-필 마진을 향상시키고, 후속의 기판 식각공정시에도 상기 SOD막이 노출되는 것을 방지할 수 있다.
그 결과, 전체 반도체 소자의 공정 신뢰성을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역 및 소자분리영역을 갖는 반도체 기판(200) 상에 패드산화막(202) 및 패드질화막(204)의 적층막으로 이루어진 하드마스크막(206)을 형성한다.
도 2b를 참조하면 상기 하드마스크막(206)을 식각하여 기판(200)의 소자분리영역을 노출시키고, 상기 기판(200)의 노출된 소자분리영역을 상기 하드마스크막(206)을 마스크패턴으로 사용하여 소자분리막이 형성되는 트렌치(T)를 형성한다.
도 2c를 참조하면, 상기 기판(200)의 소자분리영역상에 형성된 트렌치(T) 표면 내에 열산화공정을 통하여 측벽산화막(208)을 형성하고, 상기 측벽산화막(208)이 형성된 트렌치(T)를 포함한 반도체 기판(200) 전면 상에 선형질화막(210) 및 선형산화막(212)을 차례로 형성한다.
도 2d를 참조하면, 상기 선형산화막(210) 및 선형질화막(212)이 형성된 트렌치(T) 내에 상기 트렌치(T)를 매립하도록 SOD막(214)을 형성한다. 그런다음, 상기 트렌치(T) 및 기판(200) 전면 상에 형성된 SOD막(214)에 대하여 CMP 공정을 통하여 평탄화시킨 후, 상기 CMP 공정을 통해 평탄화된 기판(200) 결과물에 대해 큐어링(curing) 공정을 수행한다. 그리고 나서, 상기 큐어링 공정이 수행된 트렌치(T) 내의 SOD막(214)을 리세스 시킨다.
여기서, 상기 SOD막(214)을 리세스 시키는 이유는, 후속의 리세스 게이트 적용시의 기판(200)을 리세스 시키는 공정에서, 상기 트렌치(T) 내의 SDO막(214)이 노출되지 않게 하기 위함이다.
또한, 상기 SOD막(214)은 리세스 공정 후 상기 트렌치(T) 내의 하부에 50Å 정도의 두께가 잔류되도록 한다.
도 2e를 참조하면, 상기 트렌치(T) 내의 리세스된 SOD막(214) 상에 상기 트렌치(T)를 완전히 매립하도록 HDP막(216)을 형성한다.
도 2f를 참조하면, 상기 HDP막(216)을 하드마스크막(206)이 노출될때까지 CMP하여 평탄화시키고, 이어서, 상기 노출된 하드마스크막(206)을 제거하여 소자분리막을 형성한다.
이 경우, 본 발명은 트렌치 내에 SOD막을 형성하고, 상기 SOD막에 대해 큐어링(curing) 공정을 수행한 다음 CMP 하는 종래의 소자분리막 형성방법과 달리, 상기 SDO막 형성 후 큐어링 공정 전에 먼저 CMP 공정을 수행함으로써, 기판 표면 전체에 SOD막의 동일한 특성을 갖게 할 수 있다.
따라서, 상기와 같이 기판 표면의 SOD막 전체가 동일한 특성을 갖음으로써, 후속의 리세스 게이트 형성의 기판 식각공정시, 상기 SOD막이 드러나지 않게 함과 동시에, 트렌치 내의 상기 SOD막이 균일한 특성을 갖도록 하여 갭-필 마진을 향상시키고, 후속의 기판 식각공정시에도 상기 SOD막이 노출되는 것을 방지할 수 있다.
그 결과, 전체 반도체 소자의 공정 신뢰성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, SDO막 형성 후 큐어링 공정 전에 먼저 CMP 공정을 수행함으로써, 기판 표면 전체에 SOD막의 동일한 특성을 갖게 할 수 있다.
따라서, 본 발명은 상기와 같이 기판 표면의 SOD막 전체가 동일한 특성을 갖음으로써, 후속의 리세스 게이트 형성의 기판 식각공정시, 상기 SOD막이 드러나지 않게 함과 동시에, 트렌치 내의 상기 SOD막이 균일한 특성을 갖도록 하여 갭-필 마진을 향상시키고, 후속의 기판 식각공정시에도 상기 SOD막이 노출되는 것을 방지할 수 있다.
그 결과, 본 발명은 전체 반도체 소자의 공정 신뢰성을 향상시킬 수 있다.
Claims (3)
- 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리영역을 노출시키는 하드마스크막을 형성하는 단계;상기 하드마스크막을 마스크패턴으로 상기 기판의 노출된 소자분리영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 기판 상에 SOD막을 형성하는 단계;상기 SOD막을 하드마스크막이 노출될때까지 CMP하는 단계;상기 SOD막을 포함한 기판 결과물에 대해 큐어링(curing) 하는 단계;상기 SOD막을 트렌치 하부에 일정하게 잔류하도록 리세스 시키는 단계;상기 리세스된 SOD막 상에 상기 트렌치를 매립하도록 HDP막을 형성하는 단계;상기 HDP막을 하드마스크막이 노출될 때까지 CMP하는 단계; 및상기 노출된 하드마스크막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 SOD막은, 3000∼10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 트렌치 내의 SDO막을 리세스 시키는 단계는,상기 트렌치 내에 50Å의 두께가 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060138536A KR20080062582A (ko) | 2006-12-29 | 2006-12-29 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060138536A KR20080062582A (ko) | 2006-12-29 | 2006-12-29 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080062582A true KR20080062582A (ko) | 2008-07-03 |
Family
ID=39814702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060138536A KR20080062582A (ko) | 2006-12-29 | 2006-12-29 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080062582A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278185B2 (en) | 2008-12-26 | 2012-10-02 | Hynix Semiconductor Inc. | Method for forming device isolation layer of semiconductor device and non-volatile memory device |
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2006
- 2006-12-29 KR KR1020060138536A patent/KR20080062582A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278185B2 (en) | 2008-12-26 | 2012-10-02 | Hynix Semiconductor Inc. | Method for forming device isolation layer of semiconductor device and non-volatile memory device |
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