KR100808588B1 - 반도체 소자의 절연막 매립방법 - Google Patents

반도체 소자의 절연막 매립방법 Download PDF

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Abstract

본 발명은 반도체 소자의 절연 매립방법을 개시한다. 개시된 본 발명의 방법은, 미세 크기의 공간내에 보이드의 발생없이 절연막을 매립하기 위한 반도체 소자의 절연막 매립방법에 있어서, 상기 공간을 완전 매립시키지 않는 범위로 하지층을 구비한 반도체기판의 전면 상에 제1절연막을 형성하는 단계와, 상기 제1절연막을 하지층이 노출되도록 CMP하는 단계와,상기 제1절연막으로 매립되지 않은 공간 부분에서의 측벽에 잔류된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중 어느 하나의 혼합 용액을 사용한 습식식각으로 선택적으로 제거하는 단계 및 상기 제1절연막 상에 공간을 완전 매립하도록 하지층 상에 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 절연막 매립방법{Method for gap-filling a insulating layer of semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,20: 반도체기판 11: 하드마스크막
12: 트렌치 13,23: 제1절연막
14,24: 제2절연막 21: 하부 구조층
22a: 비트라인용 베리어막 22b: 비트라인용 금속막
22c: 비트라인용 하드마스크막 22: 비트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 공간 매립 특성을 확보할 수 있는 반도체 소자의 절연막 매립(gap-fill)방법 및 이를 이 용한 반도체 소자의 소자분리막 및 반도체 소자의 층간절연막 형성방법에 관한 것이다.
최근 개발되고 있는 소자의 디자인 룰(design rule)이 점점 작아짐에 따라 소자들간의 전기적 분리를 위한 소자분리막(isolation)의 크기 또한 감소되고 있는 추세여서, 소자분리막의 특성을 향상시키기 위해서는 소자분리막의 깊이를 증가시켜야만 한다.
일반적으로, 소자분리막의 형성은 기판 부분을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 절연막을 매립(gap-fill)하는 방식인, STI(Shallow Trench Isolation) 공정에 따라 형성한다. 그러나, 트렌치의 폭은 점차 감소되어지고, 트렌치의 깊이는 증가됨에 따라, 즉, 종횡비(aspect ratio)가 증가함에 따라, 트렌치 내에 절연막 매립시 상기 트렌치 내에 보이드가 발생하는 문제점이 생긴다.
이러한 보이드는 후속 공정에서 여러가지 손실을 가져다 주게 되어, 결과적으로 소자 특성을 저하시키는 요인이 되고 있다. 따라서, 보이드의 생성없이 소자분리막 형성을 위한 매립(gap-fill) 특성의 향상이 요구되어 지고 있다.
한편, 소자분리용 매립물질로 매립 특성이 좋은 SOD(Spin On Dielectric)막에 대한 테스트가 이루어지고 있으나, 아직까지 상기 SOD막에 대한 신뢰성이 확보되지 못하고 있는 현실이다. 이로 인해, 현재 디바이스에서는 공간 매립 특성이 우수한 고밀도 플라즈마(High Density Plasma : 이하, HDP) 장비에 의해 형성되는 고밀도 플라즈마(High Density Plasma : 이하, HDP)막이 소자분리막용 절연막으로 사용되고 있다.
상기 HDP막의 형성은, 먼저, HDP막을 부분 증착한 후, 이를 부분 식각한 후, 다시 HDP막을 증착하여 매립하는 방식(Dep-Etch-Dep)을 이용한다. 그러나, 점차적으로 증가하는 종횡비로 인해 상기와 같은 HDP막으로는 매립 특성에 한계가 있어, 보이드 생성없이 소자분리막의 형성이 어려우며, 이때, 소자분리막 내에 발생하는 보이드는 반도체 소자의 특성을 열화시키는 원인이 되고 있다.
또한, 소자의 디자인 룰(design rule)이 점점 작아짐에 따라, 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인(biteline)은 높아지고, 비트라인들 사이의 간격이 좁아지고 있다. 이로 인해, 상기 비트라인 사이의 공간을 매립(gap-fill)하는 층간절연막의 매립 특성 또한 큰 이슈(issue)로 대두되고 있다.
일반적으로 적용되는 층간절연막은 후속 열공정을 통하여 플로우(flow) 특성을 지닌 BPSG막 또는 HDP막을 이용하고 있다.
그러나, 점차적으로 증가하는 종횡비(비트라인의 높이 대비 비트라인간의 폭)로 인해 상기와 같은 HDP막으로는 매립 특성에 한계가 있어, 보이드 생성없이 비트라인간을 매립하기가 어려우며, 이때, 층간절연막 내에 발생하는 보이드는 반도체 소자의 특성을 열화시키는 원인이 되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 공간 매립 특성을 향상시킬 수 있는 반도체 소자의 절연막 매립방법을 제공함에 그 목적이 있다.
또한, 본 발명은 공간 매립 특성을 향상시킬 수 있는 반도체 소자의 절연막 매립방법을 이용한 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 공간 매립 특성을 향상시킬 수 있는 반도체 소자의 절연막 매립방법을 이용한 반도체 소자의 층간절연막 형성방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 미세 크기의 공간내에 보이드의 발생없이 절연막을 매립하기 위한 반도체 소자의 절연막 매립방법에 있어서, 상기 공간을 완전 매립시키지 않는 범위로 하지층을 구비한 반도체기판의 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 하지층이 노출되도록 CMP하는 단계; 상기 제1절연막으로 매립되지 않은 공간 부분에서의 측벽에 잔류된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중 어느 하나의 혼합 용액을 사용한 습식식각으로 선택적으로 제거하는 단계; 및 상기 제1절연막 상에 공간을 완전 매립하도록 하지층 상에 제2절연막을 형성하는 단계;를 포함하는 반도체 소자의 절연막 매립방법을 제공한다.
여기서, 상기 공간은 반도체기판의 소자분리영역에 형성된 트렌치이고, 상기 하지층은 소자분리영역을 노출시키도록 기판 상에 형성된 하드마스크막인 것을 특징으로 한다.
또한, 상기 공간은 비트라인들 사이의 영역이고, 상기 하지층은 소정의 하부 구조가 형성된 반도체기판 상에 등간격으로 형성되고 상부에 하드마스크막을 갖는 수 개의 비트라인인 것을 특징으로 한다.
상기 하드마스크막은 질화막을 사용하는 것을 특징으로 한다.
상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 한다.
상기 제1절연막은 공간 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 한다.
상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 한다.
삭제
상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 한다.
또한, 본 발명은, 액티브 영역 및 소자분리 영역이 구비된 반도체기판상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크를 이용해서 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 완전 매립하지 않는 범위내에서 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 하드마스크막 상에 형성된 부분이 제거되도록 CMP하는 단계; 상기 트렌치 내의 제1절연막이 매립되지 않은 부분에서의 트렌치 측벽에 형성된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중 어느 하나의 혼합 용액을 사용한 습식식각으로 선택적으로 제거하는 단계; 상기 트렌치를 완전 매립하도록 제1절연막을 포함한 하드마스크막 상에 제2절연막을 형성하는 단계; 및 상기 하드마스크막을 제거하는 단계;를 포함하는 반도체 소자의 절연막 매립 방법을 제공한다.
여기서, 상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 한다.
상기 제1절연막은 트렌치 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 한다.
상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 한다.
삭제
삭제
상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 한다.
또한, 본 발명은, 비트라인용 베리어막과 비트라인용 금속막 및 비트라인용 하드마스크막의 적층막으로 이루어진 비트라인들이 형성된 반도체 기판을 마련하는 단계; 상기 비트라인들 사이의 공간을 완전히 매립하지 않는 범위 내에서 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 하드마스크막 상에 형성된 부분이 제거되도록 CMP하는 단계; 상기 비트라인들 사이의 공간에 제1절연막이 매립되지 않은 부분에서의 측벽에 형성된 제1절연막 부분을 선택적으로 제거하는 단계; 및 상기 비트라인들 사이의 공간을 완전 매립하도록 제1절연막을 포함한 기판 결과물 상에 제2절연막을 형성하는 단계;를 포함하는 하는 절연막의 공간 매립 방법을 제공한다.
여기서, 상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 한다.
상기 제1절연막은 트렌치 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 한다.
상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 한다.
상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 한다.
상기 트렌치 내의 제1절연막으로 매립되지 않은 부분에서의 트렌치 측벽에 잔류된 제1절연막을 선택적으로 제거하는 단계는 습식식각으로 수행하는 것을 특징으로 한다.
상기 습식식각은 HF와 NH3의 혼합용액을 이용하여 수행하는 것을 특징으로 하거나, 또는, 상기 습식식각은 H2SO4와 HF 및 NH3의 혼합용액을 이용하여 수행하는 것을 특징으로 한다.
여기서, 상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 미세 크기의 공간내에 보이드의 발생없이 절연막을 매립하기 위한 반도체 소자의 절연막 매립방법에 관한 것으로써, 이를 간단하게 설명하면 다음과 같다.
먼저, 상기 공간을 완전 매립시키지 않는 범위로 하지층을 구비한 반도체기판의 전면 상에 제1절연막을 증착한 후, 상기 제1절연막을 하지층이 노출되도록 CMP한다. 그런다음, 상기 제1절연막으로 매립되지 않은 공간 부분에서의 측벽에 잔류된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중에서 어느 하나의 혼합 용액을 사용하여 습식식각으로 선택적으로 제거한다. 다음으로, 상기 제1절연막 상에 공간을 완전 매립하도록 하지층 상에 제2절연막을 증착한다.
상기에 전술한 바와 같이, 본 발명에 따르면 제1절연막을 하지층이 노출되도록 CMP하고, 공간의 측벽에 잔류된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중에서 어느 하나의 혼합 용액을 사용하여 습식식각으로 제거함으로써, 제2절연막의 매립을 용이하게 수행할 수 있으므로, 결과적으로, 미세 크기의 공간 내에 보이드의 발생없이 절연막을 매립할 수 있다.
한편, 본 발명의 바람직한 실시예에서는 상기와 같은 반도체 소자의 절연막 매립방법을 이용한 반도체 소자의 소자분리막 형성방법과 반도체 소자의 층간절연막 형성방법에 대해 도시하고 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 절연막의 공간 매립 방법을 이용한 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 액티브 영역 및 소자분리 영역이 구비된 반도체 기판(10) 상에 상기 소자분리 영역을 노출시키는 질화막 재질의 하드마스크막(11)을 형성한 후, 상기 하드마스크막(11)을 이용해서 노출된 기판(10) 부분을 식각하여 트렌치(12)를 형성한다. 그런다음, 상기 기판 결과물에 대해 측벽산화(wall oxidation) 공정을 진행하고, 이를 통해, 트렌치 표면에 박막의 측벽 산화막(미도시)을 형성한다.
다음으로, 상기 기판 결과물 상에 라이너 질화막(미도시)과 라이너 산화막(미도시)을 차례로 형성한다. 이어서, 상기 트렌치(12)를 완전 매립하지 않는 범위 내에서 기판 전면 상에 제1절연막(13)을 증착한다. 여기서, 상기 제1절연막(13)은 HDP막, BPSG막, 또는, TEOS막 중에서 하나의 산화막을 사용하여 증착한다. 또한, 상기 제1절연막은 트렌치 높이 대비 1/3∼1/2의 두께로 증착한다.
도 1b를 참조하면, 상기 제1절연막(13)을 하드마스크막 상에 형성된 부분이 제거되도록 CMP(Chamical Mechanical Polishing)한다. 여기서, 상기 CMP는 세리아(CeO2)를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt), 또는, 폴리아미드(Polyamid)계의 유기 폴리머를 첨가한 슬러리(slurry)를 사용하여 수행한다. 이때, 상기 슬러리는 pH6∼8의 범위를 갖도록 한다.
여기서, 본 발명은 상기 제1절연막(13)을 CMP함으로써, 후속 트렌치 내의 제1절연막이 매립되지 않은 부분에서의 트렌치 측벽에 형성된 제1절연막의 제거를 용이하게 수행할 수 있다.
도 1c를 참조하면, 상기 트렌치(12) 내의 제1절연막이 매립되지 않은 부분에서의 트렌치 측벽에 형성된 제1절연막을 습식식각(Wet Etch)으로 수행하여 선택적으로 제거한다. 여기서, 상기 습식식각은 HF와 NH3의 혼합용액을 이용하여 수행하거나, 또는, H2SO4와 HF 및 NH3의 혼합용액을 이용하여 수행한다. 이때, 상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행한다.
상기에 전술한 바와 같이, 본 발명은 상기 제1절연막을 CMP하고 나서, 상기 트렌치 측벽에 형성된 제1절연막에 대해 HF와 NH3의 혼합 용액, 또는, H2SO4, HF 및 NH3의 혼합 용액을 사용하여 습식식각으로 용이하게 제거하여 트렌치의 종횡비를 개선시킬 수 있다.
도 1d를 참조하면, 상기 트렌치(12)를 완전 매립하도록 제1절연막(13)을 포함한 하드마스크막(11) 상에 제2절연막(14)을 증착한다.
전술한 바와 같이, 본 발명은 상기 트렌치 측벽에 형성된 제1절연막의 제거로 인해, 상기 트렌치의 종횡비가 감소되어, 상기 트렌치 내에 제2절연막의 매립을 용이하게 수행할 수 있어, 보이드의 발생없이 트렌치 내에 절연막을 매립할 수 있다.
결과적으로, 본 발명은 미세 크기의 공간(즉, 트렌치) 내에 보이드의 발생없이 절연막을 매립할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
이후, 도시하지는 않았으나, 상기 하드마스크막(11)이 노출되도록 제2절연막(14)을 식각한 후, 상기 하드마스크막을 제거하여 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 형성한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 절연막의 공간 매립 방법을 이용한 반도체 소자의 층간절연막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 소정의 하부 구조층(21)이 형성된 반도체 기판(20) 상에 비트라인용 베리어막(22a)과 비트라인용 금속막(22b) 및 질화막 재질의 비트라인용 하드마스크막(22c)을 차례로 형성한 후, 이들을 식각하여 수 개의 비트라인(22)들을 형성한다. 그런다음, 상기 비트라인(22)들 사이의 공간을 완전히 매립하지 않는 범위 내에서 기판 전면 상에 제1절연막(23)을 증착한다. 여기서, 상기 제1절연막(23)은 HDP막, BPSG막, 또는, TEOS막 중에서 하나의 산화막을 사용한다. 이때, 상기 제1절연막(23)은 공간 높이 대비 1/3∼1/2의 두께로 증착한다.
도 2b를 참조하면, 상기 제1절연막(23)을 하드마스크막(22c) 상에 형성된 부분이 제거되도록 CMP한다. 여기서, 상기 CMP는 세리아(CeO2)를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt), 또는, 및 폴리아미드(Polyamid)계의 유기 폴리머를 첨가한 슬러리(slurry)를 사용하여 수행한다. 이때, 상기 슬러리는 pH6∼8의 범위를 갖도록 한다.
여기서, 본 발명은 상기 제1절연막을 CMP함으로써, 후속 비트라인 사이의 공간 내의 제1절연막이 매립되지 않은 부분에서의 공간 측벽에 형성된 제1절연막의 제거를 용이하게 수행할 수 있다.
도 2c를 참조하면, 상기 비트라인(22)들 사이의 공간에 제1절연막이 매립되지 않은 부분에서의 측벽에 형성된 제1절연막 부분을 습식식각(Wet Etch)으로 수행하여 선택적으로 제거한다. 여기서, 상기 습식식각은 HF와 NH3의 혼합용액을 이용하여 수행하거나, 또는, H2SO4와 HF 및 NH3의 혼합용액을 이용하여 수행한다. 이때, 상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행한다.
여기서, 본 발명은 상기 제1절연막을 CMP하고 나서, 상기 공간 측벽에 형성된 제1절연막에 대해 HF와 NH3의 혼합 용액, 또는, H2SO4와 HF 및 NH3의 혼합 용액 중에서 어느 하나의 혼합 용액을 사용하여 습식식각으로 용이하게 제거하여 공간의 종횡비를 개선시킬 수 있다.
도 2d를 참조하면, 상기 비트라인(22)들 사이의 공간을 완전 매립하도록 제1절연막(23)을 포함한 기판 결과물 상에 제2절연막(24)을 증착하여 본 발명의 실시예에 따른 반도체 소자의 층간절연막을 형성한다.
그런다음, 후속 공정에 따라서, 상기 하드마스크막(22c)이 노출될 때까지, 또는, 하드마스크막(22c)이 노출되지 않는 범위내에서 상기 제2절연막을 CMP할 수 있다.
전술한 바와 같이, 본 발명은 미세 크기의 공간(즉, 비트라인들 사이의 영역) 측벽에 형성된 제1절연막의 제거로 인해, 상기 공간의 종횡비가 감소되어, 상기 공간 내에 제2절연막의 매립을 용이하게 수행할 수 있어, 보이드의 발생없이 비트라인들 사이의 영역 내에 절연막을 용이하게 매립할 수 있다.
결과적으로, 미세 크기의 공간, 즉, 비트라인들 사이의 영역 내에 보이드의 발생없이 절연막을 매립할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 미세 크기의 공간 내에 절연막의 매립방법에 관한 것으로서, 상기 공간 내에 절연막을 부분 증착한 후, 상기 절연막을 CMP함으로 써, 상기 공간 측벽에 형성된 절연막의 제거를 용이하게 수행할 수 있다. 이렇게, 상기 공간 측벽에 형성된 절연막이 제거됨에 따라, 공간의 종횡비(aspect ratio)를 감소시켜, 결과적으로, 미세 크기의 공간내에 보이드의 발생없이 절연막을 매립할 수 있다.
따라서, 본 발명은 미세 크기의 공간내에 절연막의 매립 특성을 향상시킬 수 있어, 소자의 신뢰성을 향상시킬 수 있는 효과를 얻을 수 있다.
결과적으로, 본 발명은 소자의 집적도가 증가됨에 따라 기존 공정 대비 향상된 공정 수율 확보가 가능하므로 생산성 향상에 기여할 수 있다.

Claims (30)

  1. 미세 크기의 공간내에 보이드의 발생없이 절연막을 매립하기 위한 반도체 소자의 절연막 매립방법에 있어서,
    상기 공간을 완전 매립시키지 않는 범위로 하지층을 구비한 반도체기판의 전면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 하지층이 노출되도록 CMP하는 단계;
    상기 제1절연막으로 매립되지 않은 공간 부분에서의 측벽에 잔류된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중 어느 하나의 혼합 용액을 사용한 습식식각으로 선택적으로 제거하는 단계; 및
    상기 제1절연막 상에 공간을 완전 매립하도록 하지층 상에 제2절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  2. 제 1 항에 있어서,
    상기 공간은 반도체기판의 소자분리영역에 형성된 트렌치이고, 상기 하지층은 소자분리영역을 노출시키도록 기판 상에 형성된 하드마스크막인 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  3. 제 1 항에 있어서,
    상기 공간은 비트라인들 사이의 영역이고, 상기 하지층은 소정의 하부 구조 층이 형성된 반도체기판 상에 등간격으로 형성되고 상부에 하드마스크막을 갖는 수 개의 비트라인인 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 하드마스크막은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  5. 제 1 항에 있어서,
    상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  6. 제 1 항에 있어서,
    상기 제1절연막은 공간 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  7. 제 1 항에 있어서,
    상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  8. 제 7 항에 있어서,
    상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서,
    상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  13. 액티브 영역 및 소자분리 영역이 구비된 반도체기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계;
    상기 하드마스크를 이용해서 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 완전 매립하지 않는 범위내에서 기판 전면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 하드마스크막 상에 형성된 부분이 제거되도록 CMP하는 단계;
    상기 트렌치 내의 제1절연막이 매립되지 않은 부분에서의 트렌치 측벽에 형성된 제1절연막 부분을 HF와 NH3의 혼합 용액 및 H2SO4와 HF 및 NH3의 혼합 용액 중 어느 하나의 혼합 용액을 사용한 습식식각으로 선택적으로 제거하는 단계;
    상기 트렌치를 완전 매립하도록 제1절연막을 포함한 하드마스크막 상에 제2절연막을 형성하는 단계; 및
    상기 하드마스크막을 제거하는 단계;
    를 포함하는 것을 특징으로 반도체 소자의 절연막 매립 방법.
  14. 제 13 항에 있어서,
    상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  15. 제 13 항에 있어서,
    상기 제1절연막은 트렌치 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  16. 제 13 항에 있어서,
    상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  17. 제 16 항에 있어서,
    상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 13 항에 있어서,
    상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  22. 비트라인용 베리어막과 비트라인용 금속막 및 비트라인용 하드마스크막의 적층막으로 이루어진 비트라인들이 형성된 반도체기판을 마련하는 단계;
    상기 비트라인들 사이의 공간을 완전히 매립하지 않는 범위 내에서 기판 전면 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 하드마스크막 상에 형성된 부분이 제거되도록 CMP하는 단계;
    상기 비트라인들 사이의 공간에 제1절연막이 매립되지 않은 부분에서의 측벽에 형성된 제1절연막 부분을 선택적으로 제거하는 단계; 및
    상기 비트라인들 사이의 공간을 완전 매립하도록 제1절연막을 포함한 기판 결과물 상에 제2절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  23. 제 22 항에 있어서,
    상기 제1절연막은 HDP막, BPSG막 및 TEOS막으로 구성된 그룹으로부터 선택되는 어느 하나의 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  24. 제 22 항에 있어서,
    상기 제1절연막은 공간 높이 대비 1/3∼1/2의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  25. 제 22 항에 있어서,
    상기 제1절연막을 CMP하는 단계는 세리아를 연마제로 사용하면서 폴리카복실레이트(Polycaboxylate), 폴리아크릴릭 에시드 솔트(Polyacrylic Acid Salt) 및 폴 리아미드(Polyamid)계로 구성된 그룹으로부터 선택되는 어느 하나의 유기 폴리머를 첨가한 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  26. 제 25 항에 있어서,
    상기 슬러리는 pH6∼8의 범위를 갖도록 하여 사용하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  27. 제 22 항에 있어서,
    상기 공간 내의 제1절연막으로 매립되지 않은 부분에서의 공간 측벽에 잔류된 제1절연막을 선택적으로 제거하는 단계는 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  28. 제 27 항에 있어서,
    상기 습식식각은 HF와 NH3의 혼합용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  29. 제 27 항에 있어서,
    상기 습식식각은 H2SO4와 HF 및 NH3의 혼합용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
  30. 제 27 항 또는 제 28 항에 있어서,
    상기 습식식각은 혼합용액의 온도를 25∼200℃로 하여 수행하는 것을 특징으로 하는 반도체 소자의 절연막 매립방법.
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