KR20020004729A - 트렌치 소자분리 방법 및 그 구조 - Google Patents
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Abstract
본 발명은 트렌치 소자분리 방법 및 그 구조에 관한 것으로, 반도체 기판 상에 트렌치 형성용 식각 마스크 패턴을 형성한 후 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치를 보이드 없이 채우도록 갭 필링 특성이 우수한 막으로 제 1 물질층을 형성한다. 제 1 물질층을 습식 식각하여 트렌치 상부를 노출시키는 리세스 부위를 형성한다. 리세스 부위를 채우는 제 2 물질층을 형성하되, 제 2 물질층은 후속 습식 식각에서 식각되지 않도록 식각율이 낮은 막으로 형성한다. 이와 같은 방법에 의하면, 트렌치 하부는 갭 필링 특성이 우수한 막으로 채워지고, 트렌치 상부에는 식각율이 낮은 막이 형성되므로, 트렌치 내부를 보이드 없이 채울 수 있을 뿐만 아니라 양호한 프로파일을 갖는 소자분리막을 형성할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법 및 그 구조에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 트렌치 소자분리 방법 및 그 구조에 관한 것이다.
반도체 소자가 고집적화되어 단위 셀의 면적이 감소함에 따라 트렌치 소자분리막의 면적도 감소하는 추세이다. 이로 인해 트렌치의 종횡비가 증가하여 트렌치 내부를 보이드(void) 없이 절연막으로 채우는 것이 점점 어려워지고 있다.
이를 개선하기 위해 기존의 절연막에 비해 갭 필링(gap filling) 특성이 우수한 절연막, 예를 들어 BPSG(borophosphosilicate glass)막, SOG(spin on glass)막, FOX(flowable oxide)막 및 TOSZ(hydropolysilizane의 상품명)막 등을 사용하려는 시도들이 전개되고 있다. 그러나, 이러한 절연막들은 후속 공정에서 진행되는 습식 식각에 대한 식각율이 높고 CMP(chemical mechanical polishing) 특성이 불량하므로 소자분리막의 프로파일(profile)이 나빠진다는 단점을 갖고 있다.
캡 필링 특성이 우수한 절연막을 사용하여 트렌치 소자분리막을 형성하는 방법으로 미국 특허 제6,010,948호에 트렌치 내부를 BPSG막으로 채우는 방법이 개시되어 있다. 그러나, BPSG막으로 트렌치 내부를 채우는 경우, BPSG막의 습식 식각율이 높기 때문에 후속 세정 공정에서 BPSG막이 식각되는 문제가 발생하게 된다.
또한, 미국 특허 제 6,020,230호에는 트렌치의 내측벽에 식각을 방지할 수 있는 스페이서를 형성한 후 절연막으로 채우는 방법이 개시되어 있다. 그러나, 트렌치 내부에 스페이서를 형성하는 경우는 트렌치 내측벽의 경사 및 식각 조건에 따라 소자분리막의 프로파일이 달라지므로 실제 공정에 적용하기는 어려운 것으로 알려져 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로 종횡비가 큰 트렌치 내부를 보이드 없이 채울 수 있고, 소자분리막의 프로파일을 양호하게 할 수있는 트렌치 소자분리 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1k는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드 산화막
13 : 식각방지막 15 : 포토레지스트 패턴
16 : 식각마스크 패턴 17 : 트렌치
19 : 산화막 20 : 산화방지막
21 : 캡핑막 23 : 제 1 물질층
27 : 제 2 물질층 23b, 27b : 소자분리막 패턴
(구성)
상술한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 패드 산화막 및 식각방지막을 형성한 후 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성한다. 상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내측벽 및 바닥에 산화막을 형성하고 상기 산화막 상에 산화방지막을 형성한다. 상기 산화방지막이 형성된 결과물 전면에 상기 트렌치를 채우는 제 1 물질층을 형성한다. 상기 제 1 물질층은 예를 들어, BPSG막, PSG(phosphosilicate glass)막, FOX막, SOG막, TOSZ막, 폴리실리콘막 및 비정질 실리콘막 등과 같은 갭 필링 특성이 우수한 절연막으로 형성하여 상기 트렌치 내부를 보이드 없이 채울 수 있도록 하는 것이 바람직하다. 상기 식각마스크 패턴이 노출되도록 상기 제 1 물질층을 평탄화 식각하여 제 1 물질층 패턴을 형성한다. 상기 제 1 물질층 패턴의 상부면이 상기 반도체 기판의 상부면보다 낮아질 때까지 상기 제 1 물질층 패턴을 습식 식각하여 리세스 부위를 형성한다. 상기 리세스 부위가 형성된 결과물 전면에 상기 리세스 부위를 채우는 제 2 물질층을 형성한다. 상기 제 2 물질층은 예를 들어, HDP 산화막, 고온 USG막, HTO막 및 실리콘 질화막 등과 같은 습식 식각에 대한 식각율이 낮은 막으로 형성하는 것이 바람직하다. 상기 제 2 물질층을 평탄화 식각하여 제 2 물질층 패턴을 형성한 후 상기 식각마스크 패턴을 제거하면 트렌치 소자분리막이 완성된다.
(실시예)
이하, 도 1을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1k는 본 발명의 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 전면에 패드 산화막(12)을 형성하고 패드 산화막(12) 상에 식각방지막(13)을 형성한다. 패드 산화막(12)은 식각방지막(13)이 반도체 기판(10)에 형성될 때 반도체 기판(10)에 가해지는 스트레스를 완화시키는 버퍼(buffer)층으로 작용하고, 식각방지막(13)은 트렌치를 형성하는 후속 공정에서 식각마스크로 사용된다. 패드 산화막(12)은 열산화막으로 형성하며, 20 내지 200 Å의 두께로 형성한다. 식각방지막(13)은 실리콘 질화막 또는 폴리실리콘막으로 형성하며, 500 내지 2000 Å의 두께로 형성한다.
도 1b 및 도 1c를 참조하면, 식각방지막(13) 상에 포토레지스트막을 형성한 후 패터닝하여 트렌치 영역을 정의하는 포토레지스트 패턴(15)을 형성한다. 포토레지스트 패턴(15)을 식각마스크로 사용하여 반도체 기판(10)의 소정 영역이 노출되도록 식각방지막(13) 및 패드 산화막(12)을 차례로 식각한다. 그러면, 패드 산화막 패턴(12a) 및 식각방지막 패턴(13a)이 차례로 적층된 식각마스크 패턴(16)이 형성된다. 포토레지스트 패턴(15)을 산소 플라즈마 애싱(O2plasma ashing) 공정으로 제거한다.
도 1d 및 도 1e를 참조하면, 식각마스크 패턴(16)을 식각마스크로 사용하여노출된 반도체 기판(10)을 건식 식각하여 트렌치(17)를 형성한다. 트렌치(17)를 형성할 때, 반도체 기판(10)에 가해진 식각 손상을 치유하기 위하여 트렌치(17)의 내측벽 및 바닥에 산화막(19)을 형성한다. 산화막(19)은 열산화막 및 CVD 산화막으로 형성하고, 20 내지 200 Å의 두께로 형성한다. 이때, CVD 산화막을 형성하는 경우에는 CVD 산화막을 형성한 후 별도의 열처리 공정을 진행한다.
산화막(19)이 형성된 결과물 전면에 산화방지막(20)인 실리콘 질화막을 형성한다. 또한, 산화방지막(20) 상에 산화방지막(20)을 보호하기 위한 캡핑막(21)인 CVD 산화막을 형성하는 것이 바람직하다. 캡핑막(21)은 절연막을 형성하는 후속 공정에서 플라즈마를 사용하는 공정이 진행될 때, 산화방지막(20)이 손상되는 것을 방지하는 역할을 한다. 예를 들어, HDP(high density plasma) 산화막을 형성하는 경우에는 아르곤에 의한 식각으로부터 산화 방지막(20)을 보호하며, USG(undoped silica glass)막을 형성하는 경우에는 USG막을 형성하기 전에 트렌치 내면을 플라즈마 처리하는 공정에서 산화방지막(20)이 손상되는 것을 방지해준다. 산화 방지막(20) 및 캡핑막(21)은 20 내지 300 Å의 두께로 형성한다.
도 1f 및 1g를 참조하면, 트렌치(17) 내부를 채우도록 반도체 기판(10) 전면에 제 1 물질층(23)을 형성한다. 제 1 물질층(23)은 트렌치(17)의 종횡비가 큰 경우에도 트렌치(17) 내부를 보이드 없이 채울 수 있도록 갭 필링 특성이 우수한 막, 예를 들어 BPSG막, PSG막, FOX막, SOG막, TOSZ막, 폴리실리콘막 및 비정질 실리콘막 중 어느 하나로 형성한다.
제 1 물질층(23)을 형성한 후 후속 공정으로 진행되는 습식 식각에 대한 제1 물질층(23)의 내성을 증가시키기 위하여 치밀화(densification) 공정을 실시하는 것이 바람직하다. 치밀화 공정은 예를 들어, 질소 기체 분위기에서 600 ℃ 이상의 고온으로 1 시간 정도 열처리하여 진행한다.
치밀화 공정이 종료되면, 식각마스크 패턴(16)이 노출되도록 제 1 물질층(23)을 평탄화 식각하여 제 1 물질층 패턴(23a)을 형성한다. 평탄화 식각은 예를 들어, 실리카 슬러리 또는 세리아(ceria) 슬러리를 사용하는 CMP 공정으로 진행한다.
도 1h를 참조하면, 트렌치(17) 상부의 측벽이 노출될 때까지 제 1 물질층 패턴(23a)을 습식 식각한다. 즉, 제 1 물질층 패턴(23a)의 상부면이 반도체 기판(10)의 상부면보다 낮아지도록 제 1 물질층 패턴(23a)을 식각하여 리세스 부위(25)를 형성한다. 그러면, 트렌치(17) 하부를 채우는 제 1 소자분리막 패턴(23b)이 형성된다.
도 1i 및 도 1j를 참조하면, 리세스 부위(25)를 채우도록 반도체 기판(10) 전면에 제 2 물질층(27)을 형성한다. 제 2 물질층(27)은 후속 습식 식각 공정에서 식각되지 않도록 식각율이 낮은 절연막, 예를 들어 HDP 산화막, 고온 USG막, HTO막 및 실리콘 질화막 중 어느 하나로 형성한다. 그러면, 트렌치(17) 하부에 제 1 물질층으로 형성된 제 1 소자분리막 패턴(23b) 상에 식각율이 낮은 제 2 물질층(27)이 형성되므로 후속 습식 식각에서 제 1 소자분리막 패턴(23b)이 식각되는 것을 방지할 수 있게 된다. 경우에 따라서는, 제 2 물질층(27)을 형성한 후 치밀화 공정을 실시할 수도 있다.
식각마스크 패턴(16)이 노출되도록 제 2 물질층(27)을 평탄화 식각하여 제 2 물질층 패턴(27a)을 형성한다. 평탄화 식각은 제 1 물질층(23)을 평탄화 식각하면서 식각마스크 패턴(16)의 두께가 감소한 것을 감안하여, 식각 선택비가 높은 세리아 슬러리를 사용하는 CMP 공정으로 진행하는 것이 바람직하다.
도 1k를 참조하면, 반도체 기판(10)에 잔류하는 식각마스크 패턴(16)을 습식 식각으로 제거하여 제 2 소자분리막 패턴(27b)을 형성한다. 그러면, 제 1 소자분리막 패턴(23b) 및 제 2 소자분리막 패턴(27b)이 차례로 적층된 소자분리막이 완성된다. 여기서, 식각방지막 패턴(13a)이 실리콘 질화막일 경우에는 인산 용액을 사용하여 식각방지막 패턴(13a)을 제거한다. 패드 산화막 패턴(12a)은 불산 용액을 사용하여 제거한다.
이와 같은 본 발명에 의하면, 갭 필링 특성이 우수한 제 1 물질층(23b)으로 트렌치(17) 하부를 채우고, 트렌치(17) 상부에는 습식 식각율이 낮은 제 2 물질층(27b)을 형성한다. 따라서, 트렌치 내부를 보이드 없이 채울 수 있을 뿐만 아니라 후속 습식 식각에 대한 저항성도 확보되므로 양호한 프로파일을 갖는 소자분리막을 형성할 수 있게 된다.
본 발명은 갭 필링 특성이 우수한 제 1 물질층으로 트렌치 내부를 채운 후 식각율이 낮은 제 2 물질층을 제 1 물질층 상에 적층시켜 소자분리막을 형성함으로써, 트렌치의 종횡비가 큰 경우에도 보이드 없이 트렌치 내부를 채울 수 있을 뿐만 아니라 프로파일이 양호한 소자분리막을 형성할 수 있게 된다.
Claims (5)
- 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성하는 단계;상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내측벽 및 바닥에 산화막을 형성하는 단계;상기 산화막 상에 산화방지막을 형성하는 단계;상기 산화방지막이 형성된 결과물 전면에 상기 트렌치를 채우는 제 1 물질층을 형성하는 단계;상기 식각마스크 패턴이 노출되도록 상기 제 1 물질층을 평탄화 식각하여 제 1 물질층 패턴을 형성하는 단계;상기 제 1 물질층 패턴의 상부면이 상기 반도체 기판의 상부면보다 낮아질 때까지 상기 제 1 물질층 패턴을 습식 식각하여 리세스 부위를 형성하는 단계;상기 리세스 부위가 형성된 결과물 전면에 상기 리세스 부위를 채우는 제 2 물질층을 형성하는 단계;상기 식각마스크 패턴이 노출되도록 상기 제 2 물질층을 평탄화 식각하여 제 2 물질층 패턴을 형성하는 단계; 및상기 식각마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 제 1 물질층은 BPSG(borophosphosilicate glass)막, PSG(phosphosilicate glass)막, FOX(flowable oxide)막, SOG(spin on glass)막, TOSZ(hydropolysilizane의 상품명), 폴리실리콘막 및 비정질 실리콘막 중 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 제 2 물질층은 상기 제 1 물질층에 비해 습식 식각율이 낮은 절연막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 3 항에 있어서,상기 제 2 물질층은 HDP(high density plasma) 산화막, 고온 USG(undoped silicate glass)막, HTO(high tempteature oxide)막 및 실리콘 질화막 중 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 반도체 기판의 소정 영역에 형성된 트렌치;상기 트렌치의 내측벽 및 바닥에 형성된 산화막;상기 산화막 상에 형성된 산화방지막;상기 산화방지막이 형성된 상기 트렌치의 하부를 채우는 제 1 물질층; 및상기 제 1 물질층 상에 형성되고 상기 트렌치의 상부를 채우는 제 2 물질층을 포함하되, 상기 제 2 물질층은 상기 제 1 물질층에 비해 습식 식각율이 낮은 것을 특징으로 하는 트렌치 소자분리 구조.
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