KR100869350B1 - 반도체 소자의 트렌치형 소자분리막 형성방법 - Google Patents

반도체 소자의 트렌치형 소자분리막 형성방법 Download PDF

Info

Publication number
KR100869350B1
KR100869350B1 KR1020050056908A KR20050056908A KR100869350B1 KR 100869350 B1 KR100869350 B1 KR 100869350B1 KR 1020050056908 A KR1020050056908 A KR 1020050056908A KR 20050056908 A KR20050056908 A KR 20050056908A KR 100869350 B1 KR100869350 B1 KR 100869350B1
Authority
KR
South Korea
Prior art keywords
oxide film
trench
high temperature
film
density plasma
Prior art date
Application number
KR1020050056908A
Other languages
English (en)
Other versions
KR20070001421A (ko
Inventor
김진웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050056908A priority Critical patent/KR100869350B1/ko
Publication of KR20070001421A publication Critical patent/KR20070001421A/ko
Application granted granted Critical
Publication of KR100869350B1 publication Critical patent/KR100869350B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이다. 본 발명은 트렌치 매립 산화막의 갭필 특성을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 트렌치를 갭필함에 있어서, 우수한 스텝 커버리지(80% 이상)를 가지며 막질이 우수한 퍼니스 증착 산화막(예컨대, 고온산화막(HTO))을 기존의 고밀도플라즈마(HDP) 산화막과 함께 사용한다. 한편, 퍼니스 증착 산화막은 고밀도플라즈마(HDP) 산화막과 달리 심(seam)을 유발하기 때문에 퍼니스 증착 산화막 증착 후 리세스 과정을 거쳐 고밀도플라즈마(HDP) 산화막을 증착한다. 이 경우, 보이드 발생 없이 좁은 트렌치의 갭필이 가능하다.
트렌치 소자분리, 갭필, 고온산화막, 리세스, 고밀도플라즈마 산화막

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 STI 공정을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20: 실리콘 기판
21: 패드 산화막
22: 패드 질화막
23: 고온산화막(HTO)
24: 고밀도플라즈마(HDP) 산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 트렌치 소자분리 공정에 관한 것이다.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.
도 1a 및 도 1b는 종래기술에 따른 STI 공정을 나타낸 단면도이다.
종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(12) 및 패드 산화막(11)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다.
이어서, 도 1b에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(13)을 증착하여 트렌치를 매립한다.
이후, 패드 질화막(12)을 연마 정지막으로 하여 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(13)을 평탄화시키고, 인산 용액을 사용한 패드 질화막(12) 제거 공정 및 불산 용액 또는 BOE 용액을 사용 한 패드 산화막(11) 제거 공정을 실시하여 트렌치 소자 분리 공정을 완료한다.
그런데, 상기와 같은 종래기술에 따라 STI 공정을 수행하는 경우, 고집적화에 따른 셀 사이즈 축소 및 소자분리 영역의 축소에 따라, HDP 산화막(13) 증착시 트렌치 내에 보이드(A)를 유발하는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 매립 산화막의 갭필 특성을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 상부에 퍼니스 증착 산화막을 증착하는 단계; 상기 퍼니스 증착 산화막이 상기 실리콘 기판의 표면 아래에 잔류하도록 리세스 시키는 단계; 상기 퍼니스 증착 산화막이 리세스된 전체 구조 상부에 고밀도플라즈마 산화막을 증착하는 단계; 상기 패드 질화막이 노출되도록 상기 고밀도플라즈마 산화막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.
본 발명에서는 트렌치를 갭필함에 있어서, 우수한 스텝 커버리지(80% 이상)를 가지며 막질이 우수한 퍼니스 증착 산화막(예컨대, 고온산화막(HTO))을 기존의 고밀도플라즈마(HDP) 산화막과 함께 사용한다. 한편, 퍼니스 증착 산화막은 고밀도플라즈마(HDP) 산화막과 달리 심(seam)을 유발하기 때문에 퍼니스 증착 산화막 증착 후 리세스 과정을 거쳐 고밀도플라즈마(HDP) 산화막을 증착한다. 이 경우, 보이드 발생 없이 좁은 트렌치의 갭필이 가능하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.
본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(22) 및 패드 산화막(21)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 식각 베리어로 사용하여 노출된 실리콘 기판을 건식 식각함으로써 트렌치를 형성한다.
이어서, 도 2b에 도시된 바와 같이 전체 구조 상부에 고온산화막(Hot Temperature oxide, HTO)(23)을 증착하여 트렌치를 매립한다. 여기서, 고온산화막(23)은 퍼니스에서 증착되며, 스텝 커버리지와 막질이 우수한 것으로 알려져 있으 나, 깊은 심(seam, B 부분 참조)을 유발하는 단점이 있다. 한편, 고온산화막(23) 증착 직후 후속 습식 식각 속도의 제어 및 막질 개선을 위하여 열처리를 수행할 수 있다. 열처리는 N2, O2, H2O 분위기 등에서 수행하는 것이 바람직하다.
다음으로, 도 2c에 도시된 바와 같이 HF 용액 또는 BOE 용액을 사용한 습식 식각을 실시하여 고온산화막(23)이 실리콘 기판(20) 표면보다 낮게 잔류하도록 리세스 시킨다. 도면 부호 '23a'는 습식 식각에 의해 리세스된 고온산화막을 나타낸 것이다.
계속하여, 도 2d에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(HDP) 산화막(24)을 증착한다.
이후, 패드 질화막(22)을 연마 정지막으로 하여 화학·기계적 연마(CMP) 공정을 실시하여 HDP 산화막(24)을 평탄화시키고, 인산 용액을 사용한 습식 식각을 통해 패드 질화막(22)을 제거한 후, HF 용액 또는 BOE 용액을 사용한 습식 식각을 실시하여 패드 산화막(21)을 제거함으로써 STI 공정을 완료한다.
전술한 실시예에 따르면, 스텝 커버리지가 우수한 고온산화막(23)으로 트렌치 갭필을 수행하기 때문에 보이드 발생을 방지할 수 있으며, 고온산화막(23)에 존재하는 심(seam)을 활성 영역 아래로 리세스 시킨 상태에서 심을 유발하지 않는 HDP 산화막(24)을 증착하기 때문에 심의 노출에 의한 단락 등을 염려할 필요가 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 고온산화막(HTO)을 리세스하기 위하여 습식 식각을 수행하는 경우를 일례로 들어 설명하였으나, 이를 건식 식각으로 대체하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 퍼니스 증착 산화막으로 고온산화막(HTO)을 증착하는 경우를 일례로 들어 설명하였으나, 중온산화막(MTO)나 저온산화막(LTO)와 같은 다른 퍼니스 증착 산화막 증착 후 후속 열처리를 통해 고온산화막(HTO)과 유사한 막질의 필름을 형성하는 경우에도 본 발명은 적용된다.
전술한 본 발명은 트렌치 갭필시 보이드 발생을 억제하는 효과가 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과가 있다.

Claims (4)

  1. 삭제
  2. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;
    노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 전체 구조 상부에 고온산화막(HTO)을 증착하는 단계;
    상기 고온산화막이 상기 실리콘 기판의 표면 아래에 잔류하도록 리세스 시키는 단계;
    상기 고온산화막이 리세스된 전체 구조 상부에 고밀도플라즈마 산화막을 증착하는 단계;
    상기 패드 질화막이 노출되도록 상기 고밀도플라즈마 산화막을 평탄화시키는 단계; 및
    상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계
    를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  3. 제2항에 있어서,
    상기 고온산화막을 증착하는 단계 수행 후,
    상기 고온산화막에 대한 후속 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
  4. 제2항에 있어서,
    상기 고온산화막을 습식 식각을 통해 리세스 시키는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.
KR1020050056908A 2005-06-29 2005-06-29 반도체 소자의 트렌치형 소자분리막 형성방법 KR100869350B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050056908A KR100869350B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050056908A KR100869350B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20070001421A KR20070001421A (ko) 2007-01-04
KR100869350B1 true KR100869350B1 (ko) 2008-11-24

Family

ID=37868821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050056908A KR100869350B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 트렌치형 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100869350B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101641573B1 (ko) * 2009-11-12 2016-07-22 삼성전자주식회사 소자 분리 구조물 및 이의 형성 방법
KR101987248B1 (ko) * 2012-12-26 2019-06-11 에스케이하이닉스 주식회사 반도체 장치의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020004729A (ko) * 2000-07-07 2002-01-16 윤종용 트렌치 소자분리 방법 및 그 구조
KR20020005849A (ko) * 2000-07-10 2002-01-18 윤종용 트렌치 소자분리 방법
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020004729A (ko) * 2000-07-07 2002-01-16 윤종용 트렌치 소자분리 방법 및 그 구조
KR20020005849A (ko) * 2000-07-10 2002-01-18 윤종용 트렌치 소자분리 방법
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법

Also Published As

Publication number Publication date
KR20070001421A (ko) 2007-01-04

Similar Documents

Publication Publication Date Title
KR100869350B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100703836B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100979711B1 (ko) 반도체장치의 트렌치 갭필 방법
KR100559042B1 (ko) 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR20040059445A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100842483B1 (ko) 반도체장치의 제조방법
KR100613342B1 (ko) 반도체 소자 및 그 제조방법
KR100703841B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100868655B1 (ko) 반도체 소자 및 그 제조방법
KR100808051B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100800104B1 (ko) 반도체장치의 소자격리영역 및 그의 형성방법
KR100622029B1 (ko) 플래시 메모리 소자 제조방법
KR20030056154A (ko) 반도체 소자 제조 방법
KR100835111B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR20040004873A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100681212B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100922074B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR101012342B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100541707B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20060072491A (ko) 반도체 소자의 소자분리막 제조 방법
KR100826776B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080001340A (ko) 반도체 소자의 소자분리막 형성방법
KR20080029695A (ko) 반도체 소자의 제조방법
KR20040105980A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20070001420A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080305

Effective date: 20080930

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee