KR20020005849A - 트렌치 소자분리 방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 15
- 239000003963 antioxidant agent Substances 0.000 claims description 11
- 230000003078 antioxidant effect Effects 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 238000000280 densification Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
본 발명은 트렌치 소자분리 방법에 관한 것으로, 반도체 기판에 트렌치 형성용 식각마스크 패턴을 형성하고 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내부를 채우는 절연막을 형성하고, 절연막 상에 물질층을 형성한다. 이때, 고온에서 형성되는 막을 사용하여 물질층을 형성함으로써, 물질층을 형성하는 동안에 절연막의 치밀화가 진행되도록 한다. 물질층 및 절연막을 평탄화 식각하고 식각마스크 패턴을 제거하면, 트렌치 소자분리막이 완성된다. 이와 같은 발명에 의하면, 트렌치 소자분리막을 형성하는 공정에서 별도의 치밀화 공정을 사용하지 않고도 우수한 표면 프로파일을 갖는 소자분리막을 형성할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 반도체 장치의 트렌치 소자분리 방법에 관한 것이다.
반도체 기판에서 활성 영역들을 한정하고 각 활성 영역들을 전기적으로 절연시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 LOCOS(local oxidation of silicon) 공정 및 트렌치 소자분리 공정이 사용된다. LOCOS 공정은 반도체 기판을 국부적으로 열산화시켜 필드(field) 산화막을 형성하는 방법으로 공정이 단순하다는 장점이 있다. 그런데, 반도체 소자가 점점 고집적화됨에 따라 LOCOS 공정에 의한 산화막의 버즈 빅(bird's beak)이나 평탄도 불량 등이 문제시되면서, 최근에는 이를 개선한 트렌치 소자분리 공정이 주로 사용되고 있다.
통상적으로 트렌치 소자분리 공정은 반도체 기판 상에 트렌치용 식각 마스크를 형성하고, 식각 마스크에 의하여 반도체 기판을 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연막으로 채우는 공정에 의해 진행된다. 이때, 후속 습식 식각 공정에서 절연막이 식각되어 소자분리막의 특성을 저하시키는 것을 방지하기 위하여 절연막을 치밀화(densification)시키는 공정을 실시한다. 치밀화 공정은 예를 들어, 질소 분위기에서 900 내지 1200 ℃ 의 온도로 1시간 정도 열처리함으로써 진행된다.
이러한 치밀화 공정은 고온에서 진행되므로 트렌치 내부에 형성된 절연막과 반도체 기판의 부피 변화를 유발한다. 그런데, 절연막과 반도체 기판은 열팽창율이 다르므로 절연막과 반도체 기판의 계면인 트렌치 내벽에 스트레스가 가해지게 된다.
이를 개선하기 위한 방법으로, 미국 특허 제6,037,237호는 트렌치 내부를 채우는 절연막을 형성할 때, 스트레스 특성이 다른 절연막을 적층시킨 스택(stack) 구조의 절연막을 형성하는 방법을 개시하고 있다. 이와 같은 종래기술에 의하면, 압축(compressive) 스트레스 특성을 갖는 절연막과 인장(tensile) 스트레스 특성을 갖는 절연막, 예를 들어, USG(undoped silicate glass)막과 PTEOS(plasma tetraethylorthosilicate)막 또는 HDP(high density plasma) 산화막과 PTEOS막을 적층시킴으로써, 치밀화 공정 동안 반도체 기판에 가해지는 스트레스를 감소시키게 된다. 또한, 상부 절연막을 평탄화 특성이 우수한 절연막으로 형성함으로써, 후속 평탄화 식각 공정을 용이하게 하는 효과도 거둘 수 있다.
그러나, 스트레스를 완화시키기 위하여 스택 구조의 절연막을 형성한 경우에도 후속 공정으로 실시되는 고온 치밀화 공정은 여전히 공정 전반에 부담을 주고 있다. 즉, 고온 열처리시 발생되는 스트레스를 완전히 없앨 수 없으며, 시간과 효율면에서도 생산성을 저하시키는 요인이 되고 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로 트렌치 내부에 형성되는 절연막을 치밀화시키기 위한 공정을 생략할 수 있는 트렌치 소자분리 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a 및 도2b는 각각 종래 기술 및 본 발명에 의해 형성된 트렌치 소자분리막의 프로파일을 나타내는 SEM 사진들이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드 산화막
13 : 식각방지막 15 : 포토레지스트 패턴
16 : 식각마스크 패턴 17 : 트렌치
19 : 산화막 20 : 산화방지막
21 : 캡핑막 23 : 절연막
24 : 물질층 23a : 소자분리막 패턴
23b : 소자분리막
(구성)
상술한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 패드 산화막및 식각방지막을 차례로 형성한다. 패터닝 공정으로 상기 식각방지막 및 상기 패드 산화막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성한다. 상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내측벽 및 바닥에 산화막을 형성하고 상기 산화막 상에 산화방지막을 형성한다. 상기 산화방지막이 형성된 결과물 전면에 상기 트렌치 내부를 채우는 절연막을 형성하고, 상기 절연막 상에 물질층을 형성한다. 이때, 고온에서 형성되는 막을 사용하여 상기 물질층을 형성함으로써, 상기 물질층이 형성되는 동안 상기 절연막의 치밀화가 진행되도록 한다. 예를 들어, 물질층은 500 ℃ 이상의 온도에서 형성되는 절연막들인 HTO(high temperature oxide)막, 고온 USG(undoped silicate glass)막, 폴리실리콘막 및 비정질 실리콘막 중에서 어느 하나로 형성한다. 상기 식각마스크 패턴이 노출되도록 상기 물질층 및 상기 절연막을 평탄화 식각하여 상기 트렌치 내에 소자분리막 패턴을 형성하고 상기 노출된 식각마스크 패턴을 제거하면 트렌치 소자분리막이 완성된다.
(실시예)
이하, 도 1을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 및 도 1h는 본 발명의 실시예에 의한 반도체 장치의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 전면에 패드 산화막(12)을 형성하고 패드 산화막(12) 상에 식각방지막(13)을 형성한다. 패드 산화막(12)은 식각방지막(13)이 반도체 기판(10)에 형성될 때 반도체 기판(10)에 가해지는 스트레스를 완화시키는 버퍼(buffer)층으로 작용하고, 식각방지막(13)은 트렌치를 형성하는 후속 공정에서 식각마스크로 사용된다. 패드 산화막(12)은 예를 들어, 열산화막으로 형성하며, 20 내지 200 Å의 두께로 형성한다. 식각방지막(13)은 예를 들어, 실리콘 질화막 또는 폴리실리콘막으로 형성하며, 500 내지 2000 Å의 두께로 형성한다. 여기서, 식각방지막(13)으로 폴리실리콘막을 형성하는 경우에는 폴리실리콘막 상에 HTO막(도시하지 않음)을 추가로 형성하는 것이 바람직하다. 이는 후속 공정에서 트렌치를 형성하는 동안 폴리실리콘막이 식각되는 것을 방지하기 위함이다.
도 1b 및 도 1c를 참조하면, 식각방지막(13) 상에 포토레지스트막을 형성한 후 패터닝하여 트렌치 영역을 정의하는 포토레지스트 패턴(15)을 형성한다. 포토레지스트 패턴(15)을 식각마스크로 사용하여 반도체 기판(10)의 소정 영역이 노출되도록 식각 방지막(13) 및 패드 산화막(12)을 차례로 식각한다. 그러면, 패드 산화막 패턴(12a) 및 식각 방지막 패턴(13a)이 차례로 적층된 식각마스크 패턴(16)이 형성된다. 포토레지스트 패턴(15)을 산소 플라즈마 애싱(O2plasma ashing) 공정으로 제거한다.
도 1d 및 도 1e를 참조하면, 식각마스크 패턴(16)을 식각마스크로 사용하여 노출된 반도체 기판(10)을 건식 식각하여 트렌치(17)를 형성한다. 트렌치(17)를 형성할 때 반도체 기판(10)에 가해진 식각 손상을 치유하기 위하여 트렌치(17)의 내측벽 및 바닥에 산화막(19)을 형성한다. 산화막(19)은 예를 들어, 열산화막 또는CVD(chemical vapor deposition) 산화막으로 형성하고, 20 내지 200 Å의 두께로 형성한다. 이때, CVD 산화막을 형성하는 경우에는 CVD 산화막을 형성한 후 별도의 열처리 공정을 실시한다.
산화막(19)이 형성된 결과물 전면에 후속의 열공정에 의해 트렌치(17)의 내벽이 추가로 산화되는 것을 방지하기 위한 산화방지막(20)인 실리콘 질화막을 형성한다. 또한, 산화방지막(20) 상에 산화방지막(20)을 보호하기 위한 캡핑막(21), 예를 들어 CVD 산화막을 형성하는 것이 바람직하다. 캡핑막(21)은 트렌치 내부를 채우는 절연막을 형성하는 후속 공정에서 산화방지막(20)이 손상되는 것을 방지해 준다. 구체적으로, 트렌치 내부를 HDP 산화막으로 채우는 경우에는 아르곤에 의한 식각으로부터 산화방지막(20)을 보호한다. 또한, HDP 산화막 대신에 USG막을 형성하는 경우 USG막의 증착 특성을 개선하기 위하여 트렌치(17)가 형성된 결과물 전면을 플라즈마 처리하는데, 이때 캡핑막(21)은 플라즈마에 의해 산화방지막(20)이 손상되는 것을 방지해준다. 산화방지막(20) 및 캡핑막(21)은 각각 20 내지 300 Å의 두께로 형성한다.
도 1f를 참조하면, 캡핑막(21)이 형성된 결과물 전면에 트렌치(17) 내부를 채우도록 절연막(23)을 형성한다. 절연막(23)은 트렌치(17) 내부를 보이드(void) 없이 채울 수 있도록 갭 필링(gap filling) 특성이 우수한 절연막, 예를 들어, HDP 산화막 또는 USG막으로 형성한다.
이어서, 본 발명의 특징인, 절연막(23) 상에 물질층(24)을 형성하는 공정을 진행한다. 이때, 물질층(24)은 후속 공정으로 진행되는 평탄화 식각 공정을 용이하게 할 수 있도록 평탄화 특성이 우수한 막으로 형성한다. 또한, 물질층(24)은 절연막(23)에 의해 반도체 기판(10)에 가해지는 스트레스를 완화시킬 수 있는 스트레스 특성을 지닌 막으로 형성하는 것이 바람직하다. 이에 더하여, 물질층(24)은 절연막(23)의 치밀화가 진행되기에 충분한 고온, 바람직하게는 500 ℃ 이상의 고온에서 증착되는 막으로 형성한다. 그러면, 물질층(24)을 형성하는 동안 절연막(23)의 치밀화가 동시에 진행되므로 별도의 치밀화 공정을 생략할 수 있게 된다.
물질층(24)은 예를 들어, HTO막, 고온 USG막, 폴리실리콘막 및 비정질 실리콘막 중 어느 하나로 형성한다. 구체적으로, HTO막은 700 내지 800 ℃의 온도에서 SiH4기체 및 O2기체를 사용하는 CVD 공정으로 형성하고, 고온 USG막은 500 ℃ 정도의 온도에서 TEOS를 사용하는 CVD 공정으로 형성한다. 또한, 폴리실리콘막은 600 내지 700 ℃의 온도에서 그리고 비정질 실리콘막은 500 내지 600 ℃의 온도에서 SiH4기체를 사용하는 CVD 공정으로 형성한다.
도 1g를 참조하면, 식각마스크 패턴(16)이 노출되도록 물질층(24) 및 절연막(23)을 CMP(chemical mechanical polishing) 공정으로 평탄화 식각하여 트렌치 내부를 채우는 소자분리막 패턴(23a)을 형성한다.
도 1h를 참조하면, 식각마스크 패턴(16)을 습식 식각으로 제거하면 트렌치 소자분리막(23b)이 완성된다. 이때, 식각방지막 패턴(13a)이 실리콘 질화막인 경우, 식각방지막 패턴(13a)은 인산 용액을 사용하여 식각한다. 그리고, 패드 산화막 패턴(12a)은 불산 용액을 사용하여 식각한다.
이와 같은 방법에 의하면, 트렌치(17) 내부를 절연막(23)으로 채운 후 물질층(24)을 적층하는 공정에서 절연막(23)의 치밀화가 진행되므로, 별도의 고온 치밀화 공정을 거치지 않고 습식 식각율이 낮은 트렌치 소자분리막(23b)을 형성할 수 있게 된다.
도 2a 및 도 2b는 각각 종래 기술에 의해 형성된 트렌치 소자분리막과 본 발명에 의해 형성된 트렌치 소자분리막의 프로파일을 보여주는 SEM(scanning electron microscopy) 사진들이다.
도 2a는 종래 기술에 의해 형성된 트렌치 소자분리막의 프로파일을 나타내는 사진이다. 트렌치를 형성한 후 산소 분위기에서 850 ℃로 열처리하여 트렌치 내측벽 및 바닥에 110 Å의 열산화막을 성장시켰다. 열산화막 상에 CVD 공정으로 55 Å의 질화막을 형성하였고, 질화막 상에 100 Å의 CVD 산화막을 형성하였다. 이후, 트렌치 내부를 채우는 HDP 산화막을 5500 Å의 두께로 형성하고, HDP 산화막 상에 2000 Å 정도의 PTEOS막을 형성한 후, 1050 ℃에서 1시간 동안 열처리하여 치밀화 공정을 진행하였다. 도 2b는 본 발명에 의해 형성된 트렌치 소자분리막의 프로파일을 나타내는 사진이다. 도 2a와 동일한 방법으로 트렌치 내벽에 열산화막, 질화막 및 CVD 산화막을 차례로 형성한 후, 트렌치 내부를 채우는 HDP 산화막을 5500 Å의 두께로 형성하고, HDP 산화막 상에 780 ℃의 온도에서 HTO 산화막을 형성하였다.
도 2a 및 도 2b를 참조하면, 치밀화 공정을 생략한 본 발명에 의해 형성된 트렌치 소자분리막의 프로파일(도 2b)이 종래 기술에 따라 치밀화 공정을 거친 경우(도 2b)와 거의 유사함을 알 수 있다. 다시 말해서, 본 발명에 따르면, 별도의치밀화 공정을 거치지 않고도, 식각마스크 패턴을 제거할 때 소자분리막의 가장자리가 과도하게 리세스되는 현상을 방지할 수 있다.
본 발명은 트렌치를 절연막으로 채우고 절연막 상에 고온에서 형성되는 물질층을 적층하여 물질층이 형성되는 동안 절연막이 치밀화되도록 함으로써, 별도의 치밀화 공정을 생략할 수 있게 된다. 따라서, 공정을 단순화시키고 생산성을 증진시키는 효과가 있다.
또한, 반도체 기판 전면을 고온에서 열처리하는 치밀화 공정이 생략되므로, 반도체 기판에 가해지는 스트레스가 감소되어 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (12)
- 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성하는 단계;상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물 전면에 상기 트렌치 내부를 채우는 절연막을 형성하는 단계;상기 절연막 상에 500 ℃ 이상의 온도에서 형성되는 물질층을 적층하는 단계;상기 식각마스크 패턴이 노출되도록 상기 물질층 및 상기 절연막을 평탄화 식각하여 상기 트렌치 내에 소자분리막 패턴을 형성하는 단계; 및상기 노출된 식각마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 절연막은 HDP(high density plasma) 산화막 또는 USG(undoped silicate glass)막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 물질층은 HTO(high temperature oxide)막, 고온 USG(undoped silicate glass)막, 폴리실리콘막 및 비정질 실리콘막 중 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 식각마스크 패턴을 형성하는 단계는,상기 반도체 기판 상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상에 식각방지막을 형성하는 단계; 및상기 식각방지막 및 상기 패드 산화막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 4 항에 있어서,상기 패드 산화막은 20 내지 200 Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 4 항에 있어서,상기 식각방지막은 실리콘 질화막으로 형성하고, 그 두께는 500 내지 2000 Å인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 4 항에 있어서,상기 식각방지막은 폴리실리콘막과 HTO(high temperature oxide)막을 적층시켜 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 1 항에 있어서,상기 절연막을 형성하기 전에,상기 트렌치 내측벽 및 바닥에 산화막을 형성하는 단계; 및상기 산화막 상에 산화방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 8 항에 있어서,상기 산화막은 열산화막 또는 CVD(chemical vapoor deposition) 산화막으로 형성하고, 그 두께는 20 내지 300 Å인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 8 항에 있어서,상기 산화방지막은 실리콘 질화막으로 형성하고, 그 두께는 20 내지 300 Å인것을 특징으로 하는 트렌치 소자분리 방법.
- 제 8 항에 있어서,상기 산화방지막과 상기 절연막 사이에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제 11 항에 있어서,상기 캡핑막은 CVD(chemical vapor deposition) 산화막으로 형성하고, 그 두께는 20 내지 300 Å인 것을 특징으로 하는 트렌치 소자분리 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0039317A KR100375229B1 (ko) | 2000-07-10 | 2000-07-10 | 트렌치 소자분리 방법 |
| US09/775,231 US6875670B2 (en) | 2000-07-10 | 2001-02-01 | Trench isolation method |
| TW090105122A TWI248658B (en) | 2000-07-10 | 2001-03-06 | Trench isolation method |
| JP2001143760A JP2002043410A (ja) | 2000-07-10 | 2001-05-14 | トレンチ素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0039317A KR100375229B1 (ko) | 2000-07-10 | 2000-07-10 | 트렌치 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020005849A true KR20020005849A (ko) | 2002-01-18 |
| KR100375229B1 KR100375229B1 (ko) | 2003-03-08 |
Family
ID=19677141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0039317A KR100375229B1 (ko) | 2000-07-10 | 2000-07-10 | 트렌치 소자분리 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6875670B2 (ko) |
| JP (1) | JP2002043410A (ko) |
| KR (1) | KR100375229B1 (ko) |
| TW (1) | TWI248658B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9257323B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method for forming the same |
| US9159604B2 (en) * | 2013-03-11 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method for forming the same |
| FR3060201B1 (fr) * | 2016-12-12 | 2019-05-17 | Aledia | Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897277A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置の製造方法 |
| KR100224700B1 (ko) * | 1997-04-30 | 1999-10-15 | 윤종용 | 반도체장치의 소자분리방법 |
| US5872045A (en) * | 1997-07-14 | 1999-02-16 | Industrial Technology Research Institute | Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation |
| KR100230431B1 (ko) | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
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| KR100280106B1 (ko) * | 1998-04-16 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| KR19990084622A (ko) * | 1998-05-08 | 1999-12-06 | 윤종용 | 반도체 소자 제조방법 |
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2000
- 2000-07-10 KR KR10-2000-0039317A patent/KR100375229B1/ko active IP Right Grant
-
2001
- 2001-02-01 US US09/775,231 patent/US6875670B2/en not_active Expired - Lifetime
- 2001-03-06 TW TW090105122A patent/TWI248658B/zh not_active IP Right Cessation
- 2001-05-14 JP JP2001143760A patent/JP2002043410A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US6875670B2 (en) | 2005-04-05 |
| JP2002043410A (ja) | 2002-02-08 |
| TWI248658B (en) | 2006-02-01 |
| KR100375229B1 (ko) | 2003-03-08 |
| US20020004281A1 (en) | 2002-01-10 |
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Legal Events
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 13 |