JP2002043410A - トレンチ素子分離方法 - Google Patents
トレンチ素子分離方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
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Abstract
(57)【要約】
【課題】 トレンチの内部に形成される絶縁膜を高密度
化させるための工程が省略されるトレンチ素子分離方法
を提供する。 【解決手段】 半導体基板１０をエッチングしてトレン
チを形成した後、トレンチの内部に絶縁膜２３を充填
し、絶縁膜２３上に物質層２４を形成する。この時、高
温で形成される膜を使用して物質層２４を形成すること
によって、物質層２４が形成される間、絶縁膜２３の高
密度化を実施する。物質層２４及び絶縁膜２３を平坦化
エッチングし、エッチングマスクパターン１６を除去す
ると、トレンチ素子分離膜が形成される。したがって、
トレンチ素子分離膜を形成する工程で別度の高密度化工
程が不要となる。
化させるための工程が省略されるトレンチ素子分離方法
を提供する。 【解決手段】 半導体基板１０をエッチングしてトレン
チを形成した後、トレンチの内部に絶縁膜２３を充填
し、絶縁膜２３上に物質層２４を形成する。この時、高
温で形成される膜を使用して物質層２４を形成すること
によって、物質層２４が形成される間、絶縁膜２３の高
密度化を実施する。物質層２４及び絶縁膜２３を平坦化
エッチングし、エッチングマスクパターン１６を除去す
ると、トレンチ素子分離膜が形成される。したがって、
トレンチ素子分離膜を形成する工程で別度の高密度化工
程が不要となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のトレン
チ素子分離方法に関する。
チ素子分離方法に関する。
【０００２】
【従来の技術】半導体基板で活性領域を限定し、各活性
領域を電気的に絶縁するため素子分離膜を形成する。こ
のような素子分離膜を形成する方法として、ＬＯＣＯＳ
（local oxidation of silicon）工程及びトレンチ素子
分離工程が使用される。ＬＯＣＯＳ工程は半導体基板を
局部的に熱酸化させて、フィルード（field）酸化膜を
形成する方法であり、工程の単純さが長所である。しか
し、半導体素子の高集積化に従ってＬＯＣＯＳ工程によ
る酸化膜のバーズビーク（bird's beak）又は平坦度不
良等の問題があり、近年これを改善したトレンチ素子分
離工程が使用されている。
領域を電気的に絶縁するため素子分離膜を形成する。こ
のような素子分離膜を形成する方法として、ＬＯＣＯＳ
（local oxidation of silicon）工程及びトレンチ素子
分離工程が使用される。ＬＯＣＯＳ工程は半導体基板を
局部的に熱酸化させて、フィルード（field）酸化膜を
形成する方法であり、工程の単純さが長所である。しか
し、半導体素子の高集積化に従ってＬＯＣＯＳ工程によ
る酸化膜のバーズビーク（bird's beak）又は平坦度不
良等の問題があり、近年これを改善したトレンチ素子分
離工程が使用されている。
【０００３】通常、トレンチ素子分離工程は、半導体基
板上にトレンチ用エッチングマスクを形成し、エッチン
グマスクによって半導体基板をエッチングしてトレンチ
を形成する。その後、トレンチ内部に絶縁膜を充填する
工程によって実施される。この時、後続する湿式エッチ
ング工程で絶縁膜がエッチングされ素子分離膜の特性が
低下するのを防止するために絶縁膜を高密度化（densif
icaion）させる工程を実施する。高密度化工程は、例え
ば、窒素雰囲気で９００から１２００℃の温度で１時間
程度熱処理することによって、実施される。
板上にトレンチ用エッチングマスクを形成し、エッチン
グマスクによって半導体基板をエッチングしてトレンチ
を形成する。その後、トレンチ内部に絶縁膜を充填する
工程によって実施される。この時、後続する湿式エッチ
ング工程で絶縁膜がエッチングされ素子分離膜の特性が
低下するのを防止するために絶縁膜を高密度化（densif
icaion）させる工程を実施する。高密度化工程は、例え
ば、窒素雰囲気で９００から１２００℃の温度で１時間
程度熱処理することによって、実施される。
【０００４】このような高密度化工程は高温で実施され
るので、トレンチ内部に形成された絶縁膜と半導体基板
の体積変化を誘発する。しかし、絶縁膜と半導体基板は
熱膨脹率が異なるので、絶縁膜と半導体基板の界面のト
レンチ内壁に熱変化にともなうストレスが与えられる。
るので、トレンチ内部に形成された絶縁膜と半導体基板
の体積変化を誘発する。しかし、絶縁膜と半導体基板は
熱膨脹率が異なるので、絶縁膜と半導体基板の界面のト
レンチ内壁に熱変化にともなうストレスが与えられる。
【０００５】これを改善するための方法として、米国特
許第6,037,237号にはトレンチの内部に充填する絶縁膜
を形成する時、ストレス特性が異なる絶縁膜を積層させ
たスタック（stack）構造の絶縁膜を形成する方法が開
示されている。このような従来技術によると、圧縮（co
mpressive）ストレス特性を有する絶縁膜と張力（tensi
le）ストレス特性を有する絶縁膜、例えば、ＵＳＧ（un
doped silicate glass）膜およびＰＴＥＯＳ（plasma t
etraethylorthosilicate）膜又はＨＤＰ（highdensity
plasma）酸化膜およびＰＴＥＯＳ膜を積層することによ
って、高密度化工程の間、半導体基板に与えられたスト
レスを減少させる。又、上部絶縁膜を平坦化特性が優れ
た絶縁膜で形成することによって、後続平坦化エッチン
グ工程を容易にする効果もある。
許第6,037,237号にはトレンチの内部に充填する絶縁膜
を形成する時、ストレス特性が異なる絶縁膜を積層させ
たスタック（stack）構造の絶縁膜を形成する方法が開
示されている。このような従来技術によると、圧縮（co
mpressive）ストレス特性を有する絶縁膜と張力（tensi
le）ストレス特性を有する絶縁膜、例えば、ＵＳＧ（un
doped silicate glass）膜およびＰＴＥＯＳ（plasma t
etraethylorthosilicate）膜又はＨＤＰ（highdensity
plasma）酸化膜およびＰＴＥＯＳ膜を積層することによ
って、高密度化工程の間、半導体基板に与えられたスト
レスを減少させる。又、上部絶縁膜を平坦化特性が優れ
た絶縁膜で形成することによって、後続平坦化エッチン
グ工程を容易にする効果もある。
【０００６】しかし、ストレスを緩和させるためにスタ
ック構造の絶縁膜を形成する場合にも、後続する工程と
して実施される高温高密度化工程は、工程全体にかけて
負担を与える。即ち、高温熱処理の時、発生するストレ
スを完全に防止することは困難であり、時間と効率にお
いても生産性を低下させる要因になる。
ック構造の絶縁膜を形成する場合にも、後続する工程と
して実施される高温高密度化工程は、工程全体にかけて
負担を与える。即ち、高温熱処理の時、発生するストレ
スを完全に防止することは困難であり、時間と効率にお
いても生産性を低下させる要因になる。
【０００７】
【発明が解決しようとする課題】本発明は前述の問題点
を解決するために提案されたものであり、トレンチの内
部に形成される絶縁膜を高密度化させるための工程が省
略されるトレンチ素子分離方法を提供することを目的と
する。
を解決するために提案されたものであり、トレンチの内
部に形成される絶縁膜を高密度化させるための工程が省
略されるトレンチ素子分離方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、半導体基板上にパッド酸化膜及びエッチ
ング防止膜を順次に形成する。パターニング工程によっ
てエッチング防止膜及びパッド酸化膜をエッチングし
て、半導体基板の所定領域が露出するエッチングマスク
パターンを形成する。エッチングマスクパターンをエッ
チングマスクとして使用して、露出した半導体基板をエ
ッチングしてトレンチを形成する。トレンチ内側壁及び
底部に酸化膜を形成し、酸化膜上に酸化防止膜を形成す
る。酸化防止膜が形成された結果物の全面にトレンチ内
部を充填する絶縁膜を形成し、絶縁膜上に物質層を形成
する。この時、高温で形成される膜を使用して物質層を
形成することによって、物質層が形成される間、絶縁膜
の高密度化が実施されるようにする。例えば、物質層は
５００℃以上の温度で形成される絶縁膜のＨＴＯ（high
temperature oxide）膜、高温ＵＳＧ膜、ポリシリコン
膜及び非晶質シリコン膜のうち、いずれか１つで形成す
る。エッチングマスクパターンが露出するように物質層
及び絶縁膜を平坦化エッチングして、トレンチ内に素子
分離膜パターンを形成し、露出したエッチングマスクパ
ターンを除去すると、トレンチ素子分離膜が完成され
る。
めの本発明は、半導体基板上にパッド酸化膜及びエッチ
ング防止膜を順次に形成する。パターニング工程によっ
てエッチング防止膜及びパッド酸化膜をエッチングし
て、半導体基板の所定領域が露出するエッチングマスク
パターンを形成する。エッチングマスクパターンをエッ
チングマスクとして使用して、露出した半導体基板をエ
ッチングしてトレンチを形成する。トレンチ内側壁及び
底部に酸化膜を形成し、酸化膜上に酸化防止膜を形成す
る。酸化防止膜が形成された結果物の全面にトレンチ内
部を充填する絶縁膜を形成し、絶縁膜上に物質層を形成
する。この時、高温で形成される膜を使用して物質層を
形成することによって、物質層が形成される間、絶縁膜
の高密度化が実施されるようにする。例えば、物質層は
５００℃以上の温度で形成される絶縁膜のＨＴＯ（high
temperature oxide）膜、高温ＵＳＧ膜、ポリシリコン
膜及び非晶質シリコン膜のうち、いずれか１つで形成す
る。エッチングマスクパターンが露出するように物質層
及び絶縁膜を平坦化エッチングして、トレンチ内に素子
分離膜パターンを形成し、露出したエッチングマスクパ
ターンを除去すると、トレンチ素子分離膜が完成され
る。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を添付し
た図面を参照して詳細に説明する。図１から図８は、本
発明の一実施例による半導体装置のトレンチ素子分離方
法を説明するための断面図である。
た図面を参照して詳細に説明する。図１から図８は、本
発明の一実施例による半導体装置のトレンチ素子分離方
法を説明するための断面図である。
【００１０】図１を参照すると、半導体基板１０全面に
パッド酸化膜１２を形成し、パッド酸化膜１２上にエッ
チング防止膜１３を形成する。パッド酸化膜１２はエッ
チング防止膜１３が半導体基板１０に形成される時、半
導体基板１０に与えられるストレスを緩和させるバッフ
ァ（buffer）層として作用し、エッチング防止膜１３は
トレンチを形成する後続工程でエッチングマスクとして
使用される。パッド酸化膜１２は、例えば熱酸化膜で形
成され、２０から２００Åの厚さで形成される。エッチ
ング防止膜１３は、例えばシリコン窒化膜又はポリシリ
コン膜で形成され、５００から２０００Åの厚さで形成
される。ここで、エッチング防止膜１３としてポリシリ
コン膜を形成する場合、ポリシリコン膜上にＨＴＯ膜
（図示しない）を追加して形成するのが望ましい。これ
は後続工程でトレンチを形成する間、ポリシリコン膜が
エッチングされるのを防止するためである。
パッド酸化膜１２を形成し、パッド酸化膜１２上にエッ
チング防止膜１３を形成する。パッド酸化膜１２はエッ
チング防止膜１３が半導体基板１０に形成される時、半
導体基板１０に与えられるストレスを緩和させるバッフ
ァ（buffer）層として作用し、エッチング防止膜１３は
トレンチを形成する後続工程でエッチングマスクとして
使用される。パッド酸化膜１２は、例えば熱酸化膜で形
成され、２０から２００Åの厚さで形成される。エッチ
ング防止膜１３は、例えばシリコン窒化膜又はポリシリ
コン膜で形成され、５００から２０００Åの厚さで形成
される。ここで、エッチング防止膜１３としてポリシリ
コン膜を形成する場合、ポリシリコン膜上にＨＴＯ膜
（図示しない）を追加して形成するのが望ましい。これ
は後続工程でトレンチを形成する間、ポリシリコン膜が
エッチングされるのを防止するためである。
【００１１】図２および図３を参照すると、エッチング
防止膜１３上にフォトレジスト膜を形成した後、パター
ニングしてトレンチ領域を定義するフォトレジストパタ
ーン１５を形成する。フォトレジストパターン１５をエ
ッチングマスクとして使用して、半導体基板１０の所定
領域が露出するようにエッチング防止膜１３及びパッド
酸化膜１２を順次エッチングする。そうすると、パッド
酸化膜パターン１２ａ及びエッチング防止膜パターン１
３ａが順次積層されたエッチングマスクパターン１６が
形成される。フォトレジストパターン１５を酸素プラズ
マアッシング（O2 plasma ashing）工程によって除去す
る。
防止膜１３上にフォトレジスト膜を形成した後、パター
ニングしてトレンチ領域を定義するフォトレジストパタ
ーン１５を形成する。フォトレジストパターン１５をエ
ッチングマスクとして使用して、半導体基板１０の所定
領域が露出するようにエッチング防止膜１３及びパッド
酸化膜１２を順次エッチングする。そうすると、パッド
酸化膜パターン１２ａ及びエッチング防止膜パターン１
３ａが順次積層されたエッチングマスクパターン１６が
形成される。フォトレジストパターン１５を酸素プラズ
マアッシング（O2 plasma ashing）工程によって除去す
る。
【００１２】図４および図５を参照すると、エッチング
マスクパターン１６をエッチングマスクとして使用して
露出した半導体基板１０を乾式エッチングして、トレン
チ１７を形成する。トレンチ１７を形成する時、半導体
基板１０に加えられたエッチング損傷を治癒するために
トレンチ１７の内側壁及び底部に酸化膜１９を形成す
る。酸化膜１９は、例えば熱酸化膜又はＣＶＤ（chemic
al vapor deposition）酸化膜で形成され、２０から２
００Åの厚さで形成される。この時、ＣＶＤ酸化膜によ
り形成する場合、ＣＶＤ酸化膜を形成した後、別度の熱
処理工程を実施する。
マスクパターン１６をエッチングマスクとして使用して
露出した半導体基板１０を乾式エッチングして、トレン
チ１７を形成する。トレンチ１７を形成する時、半導体
基板１０に加えられたエッチング損傷を治癒するために
トレンチ１７の内側壁及び底部に酸化膜１９を形成す
る。酸化膜１９は、例えば熱酸化膜又はＣＶＤ（chemic
al vapor deposition）酸化膜で形成され、２０から２
００Åの厚さで形成される。この時、ＣＶＤ酸化膜によ
り形成する場合、ＣＶＤ酸化膜を形成した後、別度の熱
処理工程を実施する。
【００１３】酸化膜１９が形成された結果物の全面に後
続の熱工程によってトレンチ１７の内壁がさらに酸化さ
れるのを防止するための酸化防止膜２０であるシリコン
窒化膜を形成する。又、酸化防止膜２０上に酸化防止膜
２０を保護するためのキャッピング膜２１、例えばＣＶ
Ｄ酸化膜を形成するのが望ましい。キャッピング膜２１
はトレンチ内部を充填する絶縁膜を形成する後続工程で
酸化防止膜２０が損傷されるのを防止する。より詳細に
は、トレンチ内部をＨＤＰ酸化膜で充填する場合、アル
ゴンによるエッチングから酸化防止膜２０を保護する。
又、ＨＤＰ酸化膜の代わりにＵＳＧ膜を形成する場合、
ＵＳＧ膜の蒸着特性を改善するためにトレンチ１７が形
成された結果物の全面をプラズマ処理し、この時キャッ
ピング膜２１はプラズマによって酸化防止膜２０が損傷
されるのを防止する。酸化防止膜２０及びキャッピング
膜２１は各々２０から３００Åの厚さで形成される。
続の熱工程によってトレンチ１７の内壁がさらに酸化さ
れるのを防止するための酸化防止膜２０であるシリコン
窒化膜を形成する。又、酸化防止膜２０上に酸化防止膜
２０を保護するためのキャッピング膜２１、例えばＣＶ
Ｄ酸化膜を形成するのが望ましい。キャッピング膜２１
はトレンチ内部を充填する絶縁膜を形成する後続工程で
酸化防止膜２０が損傷されるのを防止する。より詳細に
は、トレンチ内部をＨＤＰ酸化膜で充填する場合、アル
ゴンによるエッチングから酸化防止膜２０を保護する。
又、ＨＤＰ酸化膜の代わりにＵＳＧ膜を形成する場合、
ＵＳＧ膜の蒸着特性を改善するためにトレンチ１７が形
成された結果物の全面をプラズマ処理し、この時キャッ
ピング膜２１はプラズマによって酸化防止膜２０が損傷
されるのを防止する。酸化防止膜２０及びキャッピング
膜２１は各々２０から３００Åの厚さで形成される。
【００１４】図６を参照すると、キャッピング膜２１が
形成された結果物の全面にトレンチ１７の内部に充填さ
れるように絶縁膜２３を形成する。絶縁膜２３はトレン
チ１７内部をボイド（void）なしに充填できるようにギ
ャップフィリング（gap filling）特性が優れた絶縁
膜、例えばＨＤＰ酸化膜又はＵＳＧ膜で形成する。
形成された結果物の全面にトレンチ１７の内部に充填さ
れるように絶縁膜２３を形成する。絶縁膜２３はトレン
チ１７内部をボイド（void）なしに充填できるようにギ
ャップフィリング（gap filling）特性が優れた絶縁
膜、例えばＨＤＰ酸化膜又はＵＳＧ膜で形成する。
【００１５】続いて、絶縁膜２３上に物質層２４を形成
する工程を実施する。この時、物質層２４は後続工程と
して実施される平坦化エッチング工程を容易にするよう
に平坦化特性が優れた膜で形成する。又、物質層２４は
絶縁膜２３によって半導体基板１０に与えられるストレ
スを緩和することができるストレス特性を有する膜で形
成するのが望ましい。これに加え、物質層２４は絶縁膜
２３の高密度化が実施されるのに十分な高温、望ましく
は５００℃以上の高温で蒸着される膜で形成する。その
結果、物質層２４を形成する間、絶縁膜２３の高密度化
が同時に実施されるので、別度の高密度化工程を省略で
きる。
する工程を実施する。この時、物質層２４は後続工程と
して実施される平坦化エッチング工程を容易にするよう
に平坦化特性が優れた膜で形成する。又、物質層２４は
絶縁膜２３によって半導体基板１０に与えられるストレ
スを緩和することができるストレス特性を有する膜で形
成するのが望ましい。これに加え、物質層２４は絶縁膜
２３の高密度化が実施されるのに十分な高温、望ましく
は５００℃以上の高温で蒸着される膜で形成する。その
結果、物質層２４を形成する間、絶縁膜２３の高密度化
が同時に実施されるので、別度の高密度化工程を省略で
きる。
【００１６】物質層２４は、例えばＨＴＯ膜、高温ＵＳ
Ｇ膜、ポリシリコン膜及び非晶質シリコン膜のうちいず
れか１つで形成する。より詳細には、ＨＴＯ膜は７００
から８００℃の温度でＳｉＨ4気体及びＯ2気体を使用す
るＣＶＤ工程によって形成し、高温ＵＳＧ膜は５００℃
程度の温度でＴＥＯＳを使用するＣＶＤ工程によって形
成する。又、ポリシリコンＧ膜は６００から７００℃の
温度で、非晶質シリコン膜は５００から６００℃の温度
でＳｉＨ4気体を使用するＣＶＤ工程によって形成す
る。
Ｇ膜、ポリシリコン膜及び非晶質シリコン膜のうちいず
れか１つで形成する。より詳細には、ＨＴＯ膜は７００
から８００℃の温度でＳｉＨ4気体及びＯ2気体を使用す
るＣＶＤ工程によって形成し、高温ＵＳＧ膜は５００℃
程度の温度でＴＥＯＳを使用するＣＶＤ工程によって形
成する。又、ポリシリコンＧ膜は６００から７００℃の
温度で、非晶質シリコン膜は５００から６００℃の温度
でＳｉＨ4気体を使用するＣＶＤ工程によって形成す
る。
【００１７】図７を参照すると、エッチングマスクパタ
ーン１６が露出されるように物質層２４及び絶縁膜２３
をＣＭＰ（chemical mechanical polishing）工程で平
坦化エッチングしてトレンチ内部を充填する素子分離膜
パターン２３ａを形成する。
ーン１６が露出されるように物質層２４及び絶縁膜２３
をＣＭＰ（chemical mechanical polishing）工程で平
坦化エッチングしてトレンチ内部を充填する素子分離膜
パターン２３ａを形成する。
【００１８】図８を参照すると、エッチングマスクパタ
ーン１６を湿式エッチングによって除去すると、トレン
チ素子分離膜２３ｂが完成される。この時、エッチング
防止膜パターン１３ａがシリコン窒化膜である場合、エ
ッチング防止膜パターン１３ａはリン酸溶液を使用して
エッチングする。そして、パッド酸化膜パターン１２ａ
はフッ酸溶液を使用してエッチングする。
ーン１６を湿式エッチングによって除去すると、トレン
チ素子分離膜２３ｂが完成される。この時、エッチング
防止膜パターン１３ａがシリコン窒化膜である場合、エ
ッチング防止膜パターン１３ａはリン酸溶液を使用して
エッチングする。そして、パッド酸化膜パターン１２ａ
はフッ酸溶液を使用してエッチングする。
【００１９】このような方法によると、トレンチ１７の
内部に絶縁膜２３を充填した後、物質層２４を積層する
工程で絶縁膜２３の高密度化が実施されるので、別度の
高温高密度化工程なしに湿式エッチング率が低いトレン
チ素子分離膜２３ｂを形成することができる。
内部に絶縁膜２３を充填した後、物質層２４を積層する
工程で絶縁膜２３の高密度化が実施されるので、別度の
高温高密度化工程なしに湿式エッチング率が低いトレン
チ素子分離膜２３ｂを形成することができる。
【００２０】図９または図１０は、各々従来技術によっ
て形成されたトレンチ素子分離膜、または本発明によっ
て形成されたトレンチ素子分離膜のプロファイルを示す
ＳＥＭ（scanning electron microscopy）写真である。
て形成されたトレンチ素子分離膜、または本発明によっ
て形成されたトレンチ素子分離膜のプロファイルを示す
ＳＥＭ（scanning electron microscopy）写真である。
【００２１】図９は、従来技術によって形成されたトレ
ンチ素子分離膜のプロファイルのＳＥＭ写真を示す図で
ある。トレンチを形成した後、酸素周囲で８５０℃で熱
処理してトレンチ内側壁及び底に１１０Åの熱酸化膜を
形成する。熱酸化膜上にＣＶＤ工程によって５５Åの窒
化膜を形成し、窒化膜上に１００ÅのＣＶＤ酸化膜を形
成する。以降、トレンチ内部を充填するＨＤＰ酸化膜を
５５００Åの厚さで形成し、ＨＤＰ酸化膜上に２０００
Å程度のＰＴＥＯＳ膜を形成した後、１０５０℃で１時
間の間、熱処理して高密度化工程を実施する。図１０は
本発明の上記実施例によって形成されたトレンチ素子分
離膜のプロファイルのＳＥＭ写真を示す図である。図９
と同一の方法によって、トレンチ内壁に熱酸化膜、窒化
膜及びＣＶＤ酸化膜を順次に形成した後、トレンチ内部
を充填するＨＤＰ酸化膜を５５００Åの厚さで形成し、
ＨＤＰ酸化膜上に７８０℃の温度でＨＴＯ酸化膜を形成
している。
ンチ素子分離膜のプロファイルのＳＥＭ写真を示す図で
ある。トレンチを形成した後、酸素周囲で８５０℃で熱
処理してトレンチ内側壁及び底に１１０Åの熱酸化膜を
形成する。熱酸化膜上にＣＶＤ工程によって５５Åの窒
化膜を形成し、窒化膜上に１００ÅのＣＶＤ酸化膜を形
成する。以降、トレンチ内部を充填するＨＤＰ酸化膜を
５５００Åの厚さで形成し、ＨＤＰ酸化膜上に２０００
Å程度のＰＴＥＯＳ膜を形成した後、１０５０℃で１時
間の間、熱処理して高密度化工程を実施する。図１０は
本発明の上記実施例によって形成されたトレンチ素子分
離膜のプロファイルのＳＥＭ写真を示す図である。図９
と同一の方法によって、トレンチ内壁に熱酸化膜、窒化
膜及びＣＶＤ酸化膜を順次に形成した後、トレンチ内部
を充填するＨＤＰ酸化膜を５５００Åの厚さで形成し、
ＨＤＰ酸化膜上に７８０℃の温度でＨＴＯ酸化膜を形成
している。
【００２２】図９および図１０を参照すると、高密度化
工程を省略した本実施例によって形成されたトレンチ素
子分離膜のプロファイル（図１０）が、従来技術に従っ
て高密度化工程を実施して形成されたトレンチ素子分離
膜のプロファイル（図９）とほぼ類似である。言い換え
れば、本実施例によると、別度の高密度化工程を実施し
なくても、エッチングマスクパターンを除去するとき、
素子分離膜の端が過度にリセスされるのを防止できる。
工程を省略した本実施例によって形成されたトレンチ素
子分離膜のプロファイル（図１０）が、従来技術に従っ
て高密度化工程を実施して形成されたトレンチ素子分離
膜のプロファイル（図９）とほぼ類似である。言い換え
れば、本実施例によると、別度の高密度化工程を実施し
なくても、エッチングマスクパターンを除去するとき、
素子分離膜の端が過度にリセスされるのを防止できる。
【００２３】
【発明の効果】本発明はトレンチを絶縁膜で充填し、絶
縁膜上に高温で形成される物質層を積層して物質層が形
成される間、絶縁膜が高密度化されるようにすることに
よって、別度の高密度化工程を省略できる。従って、工
程を単純化させ、生産性を向上させる。
縁膜上に高温で形成される物質層を積層して物質層が形
成される間、絶縁膜が高密度化されるようにすることに
よって、別度の高密度化工程を省略できる。従って、工
程を単純化させ、生産性を向上させる。
【００２４】又、半導体基板全面を高温で熱処理する高
密度化工程を省略するので、半導体基板に与えられるス
トレスが減少され、素子の信頼性を向上させることがで
きる。
密度化工程を省略するので、半導体基板に与えられるス
トレスが減少され、素子の信頼性を向上させることがで
きる。
【図１】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図２】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図３】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図４】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図５】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図６】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図７】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図８】本発明の一実施例によるトレンチ素子分離方法
の手順を説明するための断面図である。
の手順を説明するための断面図である。
【図９】従来技術によって形成されたトレンチ素子分離
膜のプロファイルのＳＥＭ写真を示す模式図である。
膜のプロファイルのＳＥＭ写真を示す模式図である。
【図１０】本発明の一実施例によるトレンチ素子分離方
法によって形成されたトレンチ素子分離膜のプロファイ
ルのＳＥＭ写真を示す模式図である。
法によって形成されたトレンチ素子分離膜のプロファイ
ルのＳＥＭ写真を示す模式図である。
１０ 半導体基板 １２ パッド酸化膜 １３ エッチング防止膜 １５ フォトレジストパターン １６ エッチングマスクパターン １７ トレンチ １９ 酸化膜 ２０ 酸化防止膜 ２１ キャッピング膜 ２３ 絶縁膜 ２３ａ 素子分離膜パターン ２３ｂ 素子分離膜 ２４ 物質層
Claims (12)
- 【請求項１】 半導体基板上に前記半導体基板の所定領
域が露出するエッチングマスクパターンを形成する段階
と、 前記エッチングマスクパターンをエッチングマスクとし
て使用し、前記半導体基板の露出した部位をエッチング
してトレンチを形成する段階と、 前記トレンチが形成された半導体基板の全面に前記トレ
ンチの内部に充填される絶縁膜を形成する段階と、 前記絶縁膜の上に５００℃以上の温度で形成される物質
層を積層する段階と、 前記エッチングマスクパターンが露出するように前記物
質層及び前記絶縁膜を平坦化エッチングして前記トレン
チの内部に素子分離膜パターンを形成する段階と、 露出した前記エッチングマスクパターンを除去する段階
とを含むことを特徴とするトレンチ素子分離方法。 - 【請求項２】 前記絶縁膜はＨＤＰ酸化膜又はＵＳＧ膜
で形成されることを特徴とする請求項１に記載のトレン
チ素子分離方法。 - 【請求項３】 前記物質層はＨＴＯ膜、高温ＵＳＧ膜、
ポリシリコン膜及び非晶質シリコン膜のうち、いずれか
１つで形成されることを特徴とする請求項１に記載のト
レンチ素子分離方法。 - 【請求項４】 前記エッチングマスクパターンを形成す
る段階は、 前記半導体基板上にパッド酸化膜を形成する段階と、 前記パッド酸化膜上にエッチング防止膜を形成する段階
と、 前記エッチング防止膜及び前記パッド酸化膜をパターニ
ングして前記半導体基板の所定領域を露出させる段階と
を含むことを特徴とする請求項１に記載のトレンチ素子
分離方法。 - 【請求項５】 前記パッド酸化膜は厚さが２０から２０
０Åで形成されることを特徴とする請求項４に記載のト
レンチ素子分離方法。 - 【請求項６】 前記エッチング防止膜はシリコン窒化膜
で形成し、その厚さは５００から２０００Åであること
を特徴とする請求項４に記載のトレンチ素子分離方法。 - 【請求項７】 前記エッチング防止膜はポリシリコン膜
とＨＴＯ膜を積層して形成することを特徴とする請求項
４に記載のトレンチ素子分離方法。 - 【請求項８】 前記絶縁膜を形成する前に、 前記トレンチの内側壁及び底部に酸化膜を形成する段階
と、 前記酸化膜上に酸化防止膜を形成する段階とをさらに含
むことを特徴とする請求項１に記載のトレンチ素子分離
方法。 - 【請求項９】 前記酸化膜は熱酸化膜又はＣＶＤ酸化膜
で形成し、その厚さは２０から３００Åであることを特
徴とする請求項８に記載のトレンチ素子分離方法。 - 【請求項１０】 前記酸化防止膜はシリコン窒化膜で形
成し、その厚さは２０から３００Åであることを特徴と
する請求項８に記載のトレンチ素子分離方法。 - 【請求項１１】 前記酸化防止膜と前記絶縁膜との間に
キャッピング膜を形成する段階をさらに含むことを特徴
とする請求項８に記載のトレンチ素子分離方法。 - 【請求項１２】 前記キャッピング膜はＣＶＤ酸化膜で
形成し、その厚さは２０から３００Åであることを特徴
とする請求項１１に記載のトレンチ素子分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0039317A KR100375229B1 (ko) | 2000-07-10 | 2000-07-10 | 트렌치 소자분리 방법 |
| KR2000P39317 | 2000-07-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043410A true JP2002043410A (ja) | 2002-02-08 |
Family
ID=19677141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143760A Pending JP2002043410A (ja) | 2000-07-10 | 2001-05-14 | トレンチ素子分離方法 |
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| Country | Link |
|---|---|
| US (1) | US6875670B2 (ja) |
| JP (1) | JP2002043410A (ja) |
| KR (1) | KR100375229B1 (ja) |
| TW (1) | TWI248658B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251973A (ja) * | 2004-03-04 | 2005-09-15 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2006516362A (ja) * | 2003-01-14 | 2006-06-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪みシリコンプロセス用にシャロートレンチ絶縁体を形成するプロセス |
| JP2008010724A (ja) * | 2006-06-30 | 2008-01-17 | Sharp Corp | 半導体装置及びその製造方法 |
| KR100857576B1 (ko) * | 2002-06-27 | 2008-09-09 | 매그나칩 반도체 유한회사 | 반도체소자의 스토리지 노드 형성방법 |
| JP2013179323A (ja) * | 2007-09-20 | 2013-09-09 | Samsung Electronics Co Ltd | 半導体集積回路装置の製造方法 |
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| JP2001319968A (ja) * | 2000-05-10 | 2001-11-16 | Nec Corp | 半導体装置の製造方法 |
| EP1327010B1 (en) * | 2000-09-28 | 2013-12-04 | President and Fellows of Harvard College | Vapor deposition of silicates |
| US6809033B1 (en) * | 2001-11-07 | 2004-10-26 | Fasl, Llc | Innovative method of hard mask removal |
| WO2003083167A1 (en) * | 2002-03-28 | 2003-10-09 | President And Fellows Of Harvard College | Vapor deposition of silicon dioxide nanolaminates |
| US20030211701A1 (en) * | 2002-05-07 | 2003-11-13 | Agere Systems Inc. | Semiconductor device including an isolation trench having a dopant barrier layer formed on a sidewall thereof and a method of manufacture therefor |
| KR20040006321A (ko) * | 2002-07-11 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100624413B1 (ko) * | 2003-10-21 | 2006-09-18 | 삼성전자주식회사 | 수발광 소자 및 그 제조 방법 |
| KR100869350B1 (ko) * | 2005-06-29 | 2008-11-24 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| US20070150713A1 (en) * | 2005-12-22 | 2007-06-28 | International Business Machines Corporation | Methods and arrangements to dynamically modify the number of active processors in a multi-node system |
| KR100710804B1 (ko) * | 2006-02-03 | 2007-04-23 | 삼성전자주식회사 | 반도체 소자의 평탄화 방법 |
| WO2008008319A2 (en) * | 2006-07-10 | 2008-01-17 | President And Fellows Of Harvard College | Selective sealing of porous dielectric materials |
| US7645678B2 (en) * | 2007-02-13 | 2010-01-12 | United Microelectronics Corp. | Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects |
| US9257323B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method for forming the same |
| US9159604B2 (en) * | 2013-03-11 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method for forming the same |
| FR3060201B1 (fr) * | 2016-12-12 | 2019-05-17 | Aledia | Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100224700B1 (ko) * | 1997-04-30 | 1999-10-15 | 윤종용 | 반도체장치의 소자분리방법 |
| US5872045A (en) * | 1997-07-14 | 1999-02-16 | Industrial Technology Research Institute | Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation |
| KR100230431B1 (ko) | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
| KR100253079B1 (ko) * | 1997-12-01 | 2000-04-15 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
| KR100280106B1 (ko) * | 1998-04-16 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
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| KR100533376B1 (ko) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체 장치의 크라운형 커패시터 제조 방법 |
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- 2000-07-10 KR KR10-2000-0039317A patent/KR100375229B1/ko active IP Right Grant
-
2001
- 2001-02-01 US US09/775,231 patent/US6875670B2/en not_active Expired - Lifetime
- 2001-03-06 TW TW090105122A patent/TWI248658B/zh not_active IP Right Cessation
- 2001-05-14 JP JP2001143760A patent/JP2002043410A/ja active Pending
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