KR100710804B1 - 반도체 소자의 평탄화 방법 - Google Patents

반도체 소자의 평탄화 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 평탄화 방법을 제공한다. 반도체 기판 상에 단차를 갖는 소정의 패턴을 형성한 후, 소정의 패턴을 포함하는 반도체 기판을 덮는 절연막을 형성한다. 절연막에 제 1차 화학적 기계적 연마 공정을 수행하여 절연막의 단차를 제거한 후, 단차가 제거된 절연막에 제 2차 화학적 기계적 연마 공정을 수행하여 소정의 패턴이 노출될 때까지 평탄화하는 것을 포함하되, 제 1차 화학적 기계적 연마 공정의 공정 온도가 제 2차 화학적 기계적 연마 공정의 공정 온도보다 더 높은 것을 특징으로 한다. 이에 따라, 반도체 소자의 표면을 평탄화하기 위한 공정에서 초기 단차가 용이하게 제거됨으로써, 화학적 기계적 연마 공정의 시간이 단축됨과 아울러 평탄화 정도가 향상될 수 있는 반도체 소자의 평탄화 방법을 제공할 수 있다.
평탄화, 화학적 기계적 연마, 단차, 슬러리, 온도

Description

반도체 소자의 평탄화 방법{Planarizing Method of Semiconductor Device}
도 1은 화학적 기계적 연마 공정에서 공정 온도에 따른 실리콘 산화막의 제거율을 설명하기 위한 그래프;
도 2는 화학적 기계적 연마 공정에서 공정 온도에 따른 실리콘 질화막의 제거율을 설명하기 위한 그래프;
도 3은 화학적 기계적 연마 공정에서 공정 온도에 따른 소정의 패턴을 덮는 실리콘 산화막의 연마량 변화를 설명하기 위한 그래프;
도 4는 화학적 기계적 연마 공정에서 공정 온도에 따른 반도체 기판의 표면에 형성되는 단차의 정도를 설명하기 위한 그래프;
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 112 : 패드 산화막
114a : 마스크 패턴 116b : 소자 분리막
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 더 구체적으로 반도체 소자의 평탄화 방법에 관한 것이다.
반도체 소자는 고기능화, 고성능화, 고집적화를 향해 256메가(Mega) 및 1기가(Giga)급의 디램(DRAM : Dynamic Random Access Memory)으로 대표되는 초대규모 집적 회로(ULSI : Ultra Large Scale Integration) 시대로 돌입하고 있다. 향후, 이들 반도체 소자는 보다 미세한 패턴(pattern) 형성 기술을 필요로 하고, 3차원적인 다층화 구조를 요구하는 영역이 넓어져서, 현시점에서 새로운 프로세스(process)의 도입이 검토 과제로 되어있다. 미세 배선을 패턴 형성 기술에 의해 다층화해 갈 경우, 그 아래층에 존재하는 층간 절연막(ILD : Inter Layer Dielectric)을 평탄화하는 것이 필수적이지만, 지금까지는 부분적인 평탄화 처리 기술로 대응해 왔다. 그러나 반도체 소자의 가공 능률 향상 및 고품질화를 달성하기 위해 웨이퍼(wafer) 전면에 걸친 평탄화, 즉 광역 평탄화(global planarization) 기술이 1980년대 중반부터 실제 공정에 소개되었는데 그것이 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 기술이다.
화학적 기계적 연마 기술은 슬러리(slurry)에 의한 화학적 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 광역 평탄화를 얻을 수 있고, 아울러, 저온에서 수행될 수 있다는 장점이 있다.
실제로 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 적용되는 경 우를 살펴보면, 층간 절연막의 평탄화, 금속배선의 평탄화 및 소자 분리 공정에서 트렌치(trench) 구조를 위한 평탄화 공정에 주로 응용된다.
포토리소그래피(photolithography) 공정에서는 노광에 대한 초점 심도(DOF : Depth Of Focus)를 향상시켜 미세 패턴을 이용한 다층 배선 형성을 가능하게 한다. 또한, 메모리 소자에 있어서는 메모리 셀(cell) 영역과 인접하는 주변 회로 영역과의 단차를 해소하게 되었다. 따라서, 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 도입된 후, 집적도를 향상시킬 수 있는 소자분리 기술, 미세 패턴 구조의 구현 및 다층 배선용 반도체 소자의 광역 평탄화를 달성하는 측면에서 많은 발전이 이룩되었다.
상술한 화학적 기계적 연마 기술의 장점 때문에, 지금도 화학적 기계적 연마 장비와 이에 사용되는 소모품, 화학적 기계적 연마를 이용한 공정 및 화학적 기계적 연마를 이용한 공정 설계 기술에 대한 연구가 지속적으로 수행되고 있다.
기존의 실리카 베이스 슬러리(silica based slurry)와 비교하여 실리콘 질화막(SiN)에 대해 높은 선택비를 가지는 산화 세륨(CeO2 또는 ceria) 베이스 슬러리는 주로 실리콘 산화막(SiO2)과 실리콘 질화막이 동시에 노출되는 쉘로우 트렌치 아이솔레이션(STI : Shallow Trench Isolation)이나 층간 절연막을 화학적 기계적 연마 공정에 적용되는 예가 증가하고 있다.
반면에, 단일 성분의 막을 화학적 기계적 연마하는 공정에서는 선택비보다는 저단차 영역의 손실(loss)을 최소화하는 동시에 고단차 영역을 효과적으로 제거하 는 능력이 중요하다. 이러한 평탄도 특성에서는 기존의 실리카 베이스 슬러리와 산화 세륨 베이스 슬러리 사이에 큰 차이가 없는 편이다.
일반적으로 실리콘 산화막을 선택적으로 제거하기 위한 화학적 기계적 연마 공정은 산화 세륨 베이스 슬러리가 사용된다. 산화 세륨 베이스 슬러리를 사용하여 표면 단차가 있는 실리콘 산화막을 화학적 기계적 연마 공정을 수행할 경우, 공정 초반의 실리콘 산화막의 제거율(removal rate)이 매우 저조하여 과도한 시간을 소비하는 로딩 효과(loading effect)가 나타난다. 그 후, 일정 시간이 지난 어느 시점부터 실리콘 산화막의 제거율이 현격하게 증가하여 비로소 본격적으로 실리콘 산화막이 제거된다. 이에 따라, 화학적 기계적 연마 공정의 시간이 길어지는 문제점이 있다. 그 결과, 화학적 기계적 연마 공정의 처리율(throughput)이 감소하게 되고, 이는 반도체 제조 원가의 상승 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는 소정의 단차를 갖는 반도체 소자를 덮는 절연막을 평탄화하는 공정에서 공정 시간이 단축될 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 있다.
본 발명은 반도체 소자의 평탄화 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 단차를 갖는 소정의 패턴을 형성한 후, 소정의 패턴을 포함하는 반도체 기판을 덮는 절연막을 형성한다. 절연막에 제 1차 화학적 기계적 연마 공정을 수행하여 절연막의 단차를 제거한 후, 단차가 제거된 절연막에 제 2차 화학적 기계적 연마 공정을 수행하여 소정의 패턴이 노출될 때까지 평탄화하는 것을 포함하되, 제 1차 화학적 기계적 연마 공정의 공정 온도가 제 2차 화학적 기계적 연마 공정의 공정 온도보다 더 높은 것을 특징으로 한다.
단차를 갖는 소정의 패턴의 상부 표면은 연마 저지막을 더 포함할 수 있다. 연마 저지막은 절연막에 비해 식각 선택비가 낮은 물질인 실리콘 질화물로 형성될 수 있다.
절연막은 실리콘 산화물로 형성될 수 있다.
제 1차 화학적 기계적 연마 공정은 소정의 패턴에 비해 절연막의 선택비가 높은 슬러리를 사용할 수 있다. 슬러리는 산화 세륨 베이스 슬러리일 수 있다.
또한, 제 1차 화학적 기계적 연마 공정은 25℃를 초과하는 고온의 공정 온도에서 수행될 수 있다. 고온의 공정 온도는 슬러리, 연마 패드 세정액 또는 화학적 기계적 연마 장치를 가열하여 조절될 수 있다.
제 2차 화학적 기계적 연마 공정은 제 1 화학적 기계적 연마 공정과 동일한 슬러리를 사용할 수 있다. 슬러리는 산화 세륨 베이스 슬러리일 수 있다.
또한, 제 2차 화학적 기계적 연마 공정은 25℃ 미만의 저온의 공정 온도에서 수행될 수 있다. 저온의 공정 온도는 슬러리, 연마 패드 세정액 또는 화학적 기계적 연마 장치를 냉각하여 조절될 수 있다.
제 1차 및 제 2차 화학적 기계적 연마 공정은 각각의 연마 패드에서 수행될 수 있다. 제 1차 화학적 기계적 연마 공정이 수행되는 연마 패드는 25℃를 초과하는 온도를 유지할 수 있으며, 제 2차 화학적 기계적 연마 공정이 수행되는 연마 패 드는 25℃ 미만인 온도를 유지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1은 화학적 기계적 연마 공정에서 공정 온도에 따른 실리콘 산화막의 제거율을 설명하기 위한 그래프이다.
도 1을 참조하면, 반도체 기판 상에 형성된 단차가 없는 실리콘 산화막을 산화 세륨 베이스 슬러리를 사용하여 화학적 기계적 연마 공정으로 식각할 때, 공정 온도에 따라 실리콘 산화막의 제거율이 달라짐이 보여진다. 저온 영역인 25℃ 정도의 공정 온도에서는 제거율이 대략 2,300Å/min 정도로 나타났으며, 고온 영역인 50℃ 정도의 공정 온도에서는 제거율이 대략 1,200Å/min 정도로 나타났다. 이에 따라, 산화 세륨 베이스 슬러리를 사용하는 화학적 기계적 연마 공정으로 실리콘 산화막을 식각할 경우, 공정 온도가 낮을수록 제거율이 증가하는 것이 보여진다.
도 2는 화학적 기계적 연마 공정에서 공정 온도에 따른 실리콘 질화막의 제거율을 설명하기 위한 그래프이다.
도 2를 참조하면, 반도체 기판 상에 형성된 단차가 없는 실리콘 질화막을 산화 세륨 베이스 슬러리를 사용하여 화학적 기계적 연마 공정으로 식각할 때, 공정 온도와 무관하게 제거율이 일정하다는 것이 보여진다. 저온 영역인 23℃ 정도의 공정 온도에서는 제거율이 대략 41Å/min 정도로 나타났으며, 고온 영역인 43℃ 정도의 공정 온도에서는 제거율이 대략 43Å/min 정도로 나타났다.
도 1 및 도 2의 그래프에서 도시된 바와 같이, 산화 세륨 베이스 슬러리를 사용하는 화학적 기계적 연마 공정의 공정 온도가 낮을수록, 실리콘 질화막에 대한 실리콘 산화막의 식각 선택비가 더 높아지는 것을 알 수 있다. 실리콘 산화막은 주로 반도체 소자의 절연막으로 사용될 수 있으며, 실리콘 질화막은 주로 식각 정지막으로 사용될 수 있다.
도 3은 화학적 기계적 연마 공정에서 공정 온도에 따른 소정의 패턴을 덮는 실리콘 산화막의 연마량 변화를 설명하기 위한 그래프이다.
도 3을 참조하면, 단차가 없으면서 두께가 2,400Å 정도인 실리콘 산화막을 화학적 기계적 연마 공정을 수행하는 조건으로 반도체 기판 상에 형성된 소정의 단차를 가진 패턴을 덮는 실리콘 산화막을 식각하였을 경우, 저온의 공정 온도(20℃), 상온의 공정 온도(25℃) 및 고온의 공정 온도(50℃)에서 동일하게 실리콘 산화막은 거의 식각되지 않음을 알 수 있다. 반면에, 단차가 없으면서 두께가 4,900Å 정도인 실리콘 산화막을 화학적 기계적 연마 공정을 수행하는 조건으로 반도체 기판 상에 형성된 소정의 단차를 가진 패턴을 덮는 실리콘 산화막을 식각하였을 경우, 저온의 공정 온도에서는 대략 700Å 정도, 상온의 공정 온도에서는 대략 1,900 Å 정도, 및 고온의 공정 온도에서는 대략 5,500Å 정도로 실리콘 산화막이 식각됨을 알 수 있다.
이에 따라, 반도체 기판 상에 형성된 높은 단차를 가진 실리콘 산화막을 산화 세륨 베이스 슬러리를 사용하는 화학적 기계적 연마 공정으로 식각할 때, 초기 공정을 고온에서 수행하는 것이 단차를 용이하게 제거할 수 있다는 것을 알 수 있다.
도 4는 화학적 기계적 연마 공정에서 공정 온도에 따른 반도체 기판의 표면에 형성되는 단차의 정도를 설명하기 위한 그래프이다.
도 4를 참조하면, 반도체 기판 상에 형성된 소정의 단차를 가진 패턴을 덮는 실리콘 산화막을 산화 세륨 베이스 슬러리를 사용하여 화학적 기계적 연마 공정으로 식각한 후, 화학적 기계적 연마 공정의 공정 온도에 따른 반도체 기판의 표면이 평탄화된 정도를 보여진다. 저온의 공정 온도(20℃)에서는 패턴에 의한 단차가 거의 제거되지 않았으며, 상온의 공정 온도(25℃)에서는 패턴에 의한 단차가 조금 제거되었으며, 고온의 공정온도(50℃)에서는 패턴에 의한 단차가 거의 모두 제거됨을 알 수 있다.
이에 따라, 반도체 기판 상에 형성된 소정의 단차를 가진 패턴을 덮는 실리콘 산화막을 산화 세륨 베이스 슬러리를 사용하여 화학적 기계적 연마 공정으로 식각하는 경우, 초기 단차의 제거가 중요함을 알 수 있다. 즉, 화학적 기계적 연마 공정의 초기 공정을 고온에서 수행함으로써, 반도체 기판의 표면이 더욱 균일하게 평탄화될 수 있다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 단면도들이다. 예를 들어, 반도체 소자의 소자 분리막을 형성하는 공정을 설명한다.
도 5a를 참조하면, 반도체 기판(110) 상에 패드 산화막(112)을 형성한다. 패드 산화막(112)은 열 산화 공정 또는 자연 산화막 형성 공정을 통해 형성된 막일 수 있으며, 패드 산화막(112)은 30~200Å 정도의 두께를 가지게 형성될 수 있다.
이어서, 패드 산화막(112) 상에 연마 저지막(114)을 형성한다. 연마 저지막(114)은 화학적 기상 증착(CVD : Chemical Vapor Deposition) 공정을 사용하여 증착된 실리콘 질화막일 수 있다. 연마 저지막(114)은 200~800Å 정도의 두께를 가지게 형성될 수 있다. 연마 저지막(114)을 형성하기 전에 패드 산화막(112)을 형성하는 이유는 연막 저지막(114)으로 사용되는 실리콘 질화막을 직접 반도체 기판(110) 상에 형성할 경우, 반도체 기판(110)이 응력(stress)을 받아 휘어지는 것을 방지하기 위함이다.
도 5b를 참조하면, 연마 저지막(114) 상에 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴을 마스크로 하여 연마 저지막(114)을 식각하여 마스크 패턴(114a)을 형성한다. 이때, 소자 분리 영역 상의 패드 산화막(112)이 노출될 수 있다.
도 5c를 참조하면, 마스크 패턴(114a)을 마스크로 하여 노출된 패드 산화막(112) 및 반도체 기판(110)을 식각하여 트렌치(115)를 형성한다. 트렌치(115)는 2,000~6,000Å 정도의 깊이를 가지게 형성될 수 있다.
도 5d를 참조하면, 트렌치(115)를 채우면서 반도체 기판(110)을 덮는 절연막(116)을 형성한다. 절연막(116)은 화학적 기상 증착 공정을 사용하여 증착된 실리콘 산화막으로 형성될 수 있으며, 바람직하게는 플라즈마 강화 화학적 기상 증착(PE-CVD : Plasma Enhanced CVD) 공정을 사용하여 증착된 테오스(TEOS : TetraEthyl OrthoSilicate)막으로 형성될 수 있다.
절연막(116)은 트렌치(115)를 채워야하므로, 최소한 트렌치(115)의 깊이보다는 더 두껍게 형성되어야 한다. 바람직하게는 절연막(116)이 트렌치(115)의 깊이보다 1,000~5,000Å 정도 더 두껍게 형성될 수 있다. 이는 후속 공정을 수행할 때 트렌치(115) 내에 채워진 절연막(116)이 움푹해지는 현상(dishing)이 발생하지 않도록 하기 위한 공정 마진(margin)이 필요하기 때문이다. 절연막(116)은 반도체 기판(110)에서 트렌치(115)가 형성된 위치 및 트렌치(115)가 형성되지 않은 위치에 따라 단차를 갖는다.
도 5e를 참조하면, 단차를 갖는 절연막(116)이 형성된 반도체 기판(110)을 화학적 기계적 연마 장치의 연마 패드에 장착한 후, 제 1차 화학적 기계적 연마 공정으로 식각하여 단차가 제거된 절연막(116a)을 형성한다.
제 1차 화학적 기계적 연마 공정은 마스크막 패턴(114a)에 비해 절연막(116)의 선택비가 높은 슬러리를 사용할 수 있다. 절연막이 실리콘 산화막인 경우, 슬러리는 산화 세륨 베이스 슬러리일 수 있다. 또한, 제 1차 화학적 기계적 연마 공정은 25℃를 초과하는 고온의 공정 온도에서 수행될 수 있다. 고온의 공정 온도는 슬러리, 연마 패드 세정액 또는 화학적 기계적 연마 장치를 가열하여 조절될 수 있 다. 이에 따라, 초기 단차에 의한 화학적 기계적 연마 공정의 시간이 과도하게 증가하는 로딩 효과가 줄어듦에 따라 공정 시간이 단축될 수 있다.
도 5f를 참조하면, 단차가 제거된 절연막(116a)을 제 2차 화학적 기계적 연마공정으로 식각하여 소자 분리막(116b)을 형성한다.
제 2차 화학적 기계적 연마 공정은 제 1 화학적 기계적 연마 공정과 동일한 슬러리를 사용할 수 있다. 슬러리는 산화 세륨 베이스 슬러리일 수 있다. 또한, 제 2차 화학적 기계적 연마 공정은 25℃ 미만의 저온의 공정 온도에서 수행될 수 있다. 저온의 공정 온도는 슬러리, 연마 패드 세정액 또는 화학적 기계적 연마 장치를 냉각하여 조절될 수 있다. 이에 따라, 실리콘 질화막으로 이루어진 마스크막 패턴(114a)에 대한 실리콘 산화막으로 이루어진 절연막(116a)의 선택비가 더 높아짐에 따라 화학적 기계적 연마 공정의 시간이 단축될 수 있다.
제 1차 및 제 2차 화학적 기계적 연마 공정은 각각의 연마 패드에서 수행될 수 있다. 이는 슬러리, 연마 패드 세정액 또는 화학적 기계적 연마 장치의 가열 및 냉각에 소요되는 시간을 단축하기 위해서이다. 이에 따라, 제 1차 화학적 기계적 연마 공정이 수행되는 연마 패드는 25℃를 초과하는 고온의 공정 온도를 유지할 수 있으며, 제 2차 화학적 기계적 연마 공정이 수행되는 연마 패드는 25℃ 미만인 저온의 공정 온도를 유지할 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 반도체 소자를 평탄화함으로써, 화학적 기계적 연마 공정의 시간이 단축되는 동시에 평탄화 정도가 향상될 수 있다. 이에 따라, 소정의 단차를 갖는 반도체 소자를 덮는 절연막을 평탄화하는 공정 에서 초기 단차가 용이하게 제거될 수 있는 반도체 소자의 평탄화 방법을 제공할 수 있다.
상술한 것과 같이, 본 발명에 따르면 소정의 단차를 갖는 반도체 소자를 덮는 절연막을 평탄화하는 공정에서 공정 온도의 변화만으로 초기 단차가 용이하게 제거됨으로써, 화학적 기계적 연마 공정의 시간이 단축됨과 아울러 평탄화 정도가 향상될 수 있는 반도체 소자의 평탄화 방법을 제공할 수 있다.

Claims (20)

  1. 반도체 기판 상에, 그 상부 표면에 연마 저지막을 포함하는 단차를 갖는 소정의 패턴을 형성하고,
    상기 소정의 패턴을 포함하는 상기 반도체 기판을 덮는 절연막을 형성하고,
    상기 절연막에 제 1차 화학적 기계적 연마 공정을 수행하여 상기 절연막의 단차를 제거하고, 그리고
    상기 단차가 제거된 절연막에 제 2차 화학적 기계적 연마 공정을 수행하여 상기 소정의 패턴이 노출될 때까지 평탄화하는 것을 포함하되, 상기 제 1차 화학적 기계적 연마 공정의 공정 온도가 상기 제 2차 화학적 기계적 연마 공정의 공정 온도보다 더 높은 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  2. 삭제
  3. 제 2항에 있어서,
    상기 연마 저지막은 상기 절연막에 비해 식각 선택비가 낮은 물질로 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  4. 제 2항에 있어서,
    상기 연마 저지막은 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  5. 제 1항에 있어서,
    상기 절연막은 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  6. 제 1항에 있어서,
    상기 제 1차 화학적 기계적 연마 공정은 상기 소정의 패턴에 비해 상기 절연막의 선택비가 높은 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  7. 제 6항에 있어서,
    상기 슬러리는 산화 세륨 베이스 슬러리인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  8. 제 1항에 있어서,
    상기 제 1차 화학적 기계적 연마 공정은 25℃를 초과하는 공정 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  9. 제 8항에 있어서,
    상기 공정 온도는 슬러리를 가열하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  10. 제 8항에 있어서,
    상기 공정 온도는 연마 패드 세정액을 가열하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  11. 제 8항에 있어서,
    상기 공정 온도는 화학적 기계적 연마 장치를 가열하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  12. 제 1항에 있어서,
    상기 제 2차 화학적 기계적 연마 공정은 상기 제 1 화학적 기계적 연마 공정과 동일한 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  13. 제 12항에 있어서,
    상기 슬러리는 산화 세륨 베이스 슬러리인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  14. 제 1항에 있어서,
    상기 제 2차 화학적 기계적 연마 공정은 25℃ 미만의 공정 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  15. 제 14항에 있어서,
    상기 공정 온도는 슬러리를 냉각하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  16. 제 14항에 있어서,
    상기 공정 온도는 연마 패드 세정액을 냉각하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  17. 제 14항에 있어서,
    상기 공정 온도는 화학적 기계적 연마 장치를 냉각하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  18. 제 1항에 있어서,
    상기 제 1차 및 제 2차 화학적 기계적 연마 공정은 각각의 연마 패드에서 수행되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  19. 제 18항에 있어서,
    상기 제 1차 화학적 기계적 연마 공정이 수행되는 상기 연마 패드는 25℃를 초과하는 온도를 유지하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  20. 제 18항에 있어서,
    상기 제 2차 화학적 기계적 연마 공정이 수행되는 상기 연마 패드는 25℃ 미만인 온도를 유지하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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