KR20090124122A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20090124122A KR1020080050134A KR20080050134A KR20090124122A KR 20090124122 A KR20090124122 A KR 20090124122A KR 1020080050134 A KR1020080050134 A KR 1020080050134A KR 20080050134 A KR20080050134 A KR 20080050134A KR 20090124122 A KR20090124122 A KR 20090124122A
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Abstract

셀 영역과 주변 영역간의 평탄화 단계시 제조 공정을 단순화할 수 있는 반도체 소자의 제조방법을 개시한다. 본 발명의 일 실시예에 따르면, 단차를 갖는 반도체 기판 상부에 층간 평탄화막을 형성한다. 다음, 상기 층간 평탄화막을 기계적으로 1차 CMP하고 난후, 상기 1차 CMP된 층간 평탄화막을 기계적 및 화학적으로 2차 CMP하는 단계를 포함한다.
CMP, 베리어, 평탄화

Description

반도체 소자의 제조방법{Method of Manufacturing Semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 화학적 기계적 연마 공정을 통한 반도체 소자의 고단차를 제거하기 위한 베리어를 구비한 반도체 소자의 평탄화 방법에 관한 것이다.
일반적인 화학적 기계적 연마 (Chemical Mechanical Polishing : 이하, CMP라 칭함) 공정은 슬러리(slurry)와 연마 패드(polishing pad)를 이용한 화학 반응과 기계적인 가공이 동시에 수행되는 평탄화 공정이다. 이러한 CMP는 기존의 평탄화를 위한 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정보다 넓은 범위를 미세하게 평탄화할 수 있고, 저온에서 실행할 수 있다는 이점을 갖는다.
현재 CMP공정은 디램(DRAM) 제조공정에서 셀 영역 및 주변영역을 평탄화시키는 공정 및 그 밖에 플러그 형성 공정 등에 다양하게 적용되고 있다.
도 1 내지 도 4를 참조하여 일반적인 CMP 공정을 이용하여 셀 영역 및 주변 영역의 평탄화 방법에 대해 설명하기로 한다.
먼저, 도 1을 참조하면, 실린더형 캐패시터(135)가 형성된 반도체 기판(100)이 준비된다. 여기서 실린더형 캐패시터는(135)는 하부 전극 (110), 플레이트 전 극(120) 및 하부전극(110)과 플레이트 전극(120) 사이에 개재되는 유전막(130)으로 구성된다. 이때, 실린더형 캐패시터(135)에 의해 반도체 기판(100)은 셀 영역(C)과 주변 영역(P)사이에 실린더형 캐패시터(C)높이 만큼의 단차(T1)를 갖게 된다. 그 다음으로 셀 영역(C)과 주변 영역(P)간을 평탄화하기 위하여, 반도체 기판(100) 상부에 층간 평탄화막(140)을 형성한다. 층간 평탄화막(140)은 셀 영역(C)과 주변 영역(P)간의 단차(T1) 부분이 충분히 매립될 정도의 두께로 형성되고, 때에 따라 복층으로 구성될 수 있다.
현재 실린더형 캐패시터에 의해 발생되는 단차(T1)는 약 2㎛~3㎛ 이상이고, 한 번의 증착 공정에 의해 얻어질 수 있는 최대 막 두께가 8000 Å 인 것을 감안하면 단차(T1)을 매립하는데 여러 번의 평탄화막 형성 공정이 요구된다. 또한, 셀 영역(C)과 주변영역(P) 사이의 단차가 2㎛~3㎛ 정도로 매우 큼에 따라 일반적인 평탄화 막으로는 평탄화를 달성할 수 없다.
이에 따라, 도 2에 도시된 바와 같이, 주변 영역(P)상에 마스크 패턴(150)을 형성한 다음, 마스크 패턴(150)에 의해 노출된 셀 영역(C)의 층간 평탄화막(140)을 건식 식각에 의해 소정 두께만큼 제거한다.
그 후, 도 3에 도시된 바와 같이, 셀 영역(C)의 층간 평탄화막(140)의 표면이 상기 주변 영역(P)상의 층간 평탄화막(140)의 표면과 거의 동일 평면상에 위치할 수 있도록, 노출된 셀 영역(C2)의 층간 평탄화 막(140)을 소정 두께만큼 습식 식각을 진행한다.
여기서, 마스크 패턴(150)에 의해 건식 식각 및 습식 식각을 진행하는 것은 상대적으로 제거되어야 할 두께가 큰 셀 영역(C)의 층간 평탄화 막(140)을 먼저 선(先)식각함으로써, 추후 진행될 CMP 시간을 단축하기 위함이다. 그중 건식 식각은 습식 식각에 비해 식각 두께 제어가 용이하므로, 일단 식각되어야 할 전체 두께 중 대부분을 건식 식각에 의해 제거한다. 그후, 건식 식각에 의해 발생될 수 있는 결함(defect)들을 줄일 수 있도록 습식 식각 처리를 진행하는 것이다.
도 4를 참조하면, 마스크 패턴(150)을 제거하고, 실린더형 캐패시터(C1) 상에 어느 정도의 층간 평탄화막(140)이 잔류될 수 있도록, 상기 층간 평탄화 막(140)을 CMP 공정에 의해 평탄화한다.
그러나 전술한 종래의 평탄화 방법은 마스크 패턴의 형성, 건식 식각, 습식 식각 및 CMP를 거치는 다단계 공정을 통하여 진행되므로, 공정 자체가 복잡하며 이로 인하여 제조 단가가 증가하게 된다.
뿐만 아니라, 건식 식각과 습식 식각을 연속적으로 진행하는 동안 예기치 못한 다량의 결함이 발생하여 소자의 페일(fail)에 주원인이 된다. 이로 인하여 제조 수율이 감소하게 된다.
또한, 습식 식각 공정시, 식각 용액이 마스크 패턴(150)과 층간 평탄화막(140) 사이의 계면으로 침투되어, 마스크 패턴(150)이 일부 유실되거나, 주변 영역(P)의 층간 평탄화막(140)이 일부 제거될 수 있다.
덧붙여, 상술한 바와 같이, 층간 평탄화막(140)이 복층으로 구성됨에 따라, 상기 습식 식각 용액이 층간 평탄화막(140)의 계면 사이로도 스며들어, 주변 영역(P)상의 층간 평탄화 막(140)이 유실되는 사례가 빈번하다. 이로 인해,층간 평탄 화막(140)의 표면이 불균일해짐을 초래하여, 후속의 CMP 공정의 공정 균일도를 떨어뜨리는 원인이 된다.
또한, 도 4에서 도시된 바와 같이, 상기와 같이 CMP 방식에 의해 셀 영역(C) 및 주변 영역(P)의 평탄화시, 플레이트 전극(120)의 모서리 부분(A)의 연마가 취약하다. 즉, 상술한 바와 같이 실린더형 캐패시터(C1) 상에 일정 두께의 층간 평탄화 막(140)이 잔류하도록 CMP 공정을 진행한다고 하여도, 연마 균일도의 차이로 인하여, 플레이트 전극(120)의 모서리 부분(A)의 연마 속도가 상대적으로 빨라질 수 있고, 심한 경우 플레이트 전극이 일부 노출되어 플레이트 어택(plate attack)이 발생될 수도 있다. 이렇게 플레이트 전극(120)이 노출되면, 후속의 금속 배선 형성 시 배선간의 쇼트가 유발된다.
따라서, 본 발명의 목적은 셀 영역과 주변 영역간의 평탄화 단계시 제조 공정을 단순화할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 셀 영역과 주변 영역간의 단차 부분의 노출을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에 따르면, 단차를 갖는 반도체 기판 상부에 층간 평탄화막을 형성한다. 다음, 상기 층간 평탄화막을 기계적으로 1차 CMP하고 나서, 상기 1차 CMP된 층간 평탄화막을 기계적 및 화학적으로 2차 CMP하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판을 준비한 다음, 상기 셀 영역에 캐패시터를 형성한다. 상기 셀 영역 및 주변 영역 상부에 베리어를 형성한 후, 상기 베리어 상부에 층간 평탄화 막을 형성하고, 상기 층간 평탄화막을 CMP한다.
본 발명에 의하면 플레이트 전극을 커버하는 CMP 베리어를 형성하므로써, CMP 공정전, 건식 식각 및 습식 식각 없이 바로 CMP 공정을 실시할 수 있다. 이에 의해 공정이 단순해지고, 그에 따라 제조 단가를 줄일 수 있다.
아울러, 건식 식각 및 습식 식각 공정 중에 발생할 수 있는 결함을 최소화시킴으로써 소자 페일의 확률을 낮춰 제조 수율을 높일 수 있다.
또한 습식 식각 공정의 배제에 의해, 층간 절연막의 계면 균일도를 개선하여, 보다 완벽한 평탄화를 달성할 수 있다.
뿐만 아니라, CMP 베리어를 플레이트 위에 형성시킴으로써, 연마 공정 중 나타날 수 있는 플레이트 전극의 가장자리 노출을 방지할 수 있어, 연마의 안정성을 개선시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
먼저, 도 5를 참조하면, 셀 영역(C) 및 주변 영역(P)이 한정되어 있는 반도체 기판(200) 위에 캐패시터(235)를 공지의 방식으로 형성한다. 여기서 상기 캐패시터(235)는 하부 전극(210), 플레이트 전극(220) 및 하부 전극 (210)과 플레이트 전극(230) 사이에 개재되는 유전막(230)으로 구성될 수 있다. 상기의 하부 전극(210)은 표면적을 확보하기 위해 예컨대 실린더 형태로 형성될 수 있다. 상기 하부 전극(210)의 높이로 인해, 셀 영역(C)와 주변 영역(P) 사이에 2 내지 3㎛의 단차(T1)가 발생된다.
그 후, 도 6에서와 같이, 셀 영역(C) 및 주변 영역(P)의 결과물 상부에 CMP 베리어(240)를 형성한다. CMP 베리어(240)는 예컨대 500 내지 1500 Å 두께로 형성 될 수 있다. 상기의 CMP 베리어(240)는 플레이트 전극을 보호하는 역할 및 CMP 공정시 연마 저지막으로서 이용될 수 있다. 이와 같은 CMP 베리어(240)는 실리콘 질화막, 비정질 탄소층 또는 이들의 적층막으로 형성될 수 있다. CMP 베리어(240)를 실리콘 질화막으로 형성하는 경우, 일반적인 CVD 방식으로 형성될 수 있고, CMP 베리어(240)로서 상기 비정질 탄소층이 이용되는 경우, 탄화수소 화합물(hydrocarbon compound)과 불활성 가스를 이용한 PECVD(plasma enhanced chemical vapor deposition)방법으로 형성될 수 있다. 알려진 바와 같이 비정질 탄소층 및 실리콘 질화막은 반도체 공정에 주로 이용되는 물질 예컨데, 산화막 및 도전막에 비해 상대적으로 늦은 연마 속도를 가지므로 베리어로 적합하다. 이에 후속의 연마 공정 시 플레이트 전극(220)의 모서리 부분이 상대적으로 빨리 연마되더라도, 상기 CMP 베리어(240)에 의해 커버되므로, 플레이트 전극(220)의 노출 내지는 연마되지 않는다.
도 7을 참조하면, CMP 베리어(240) 및 플레이트 전극(220)을 셀 영역에만 존재하도록 패터닝한다. 이어서, 셀 영역(C) 및 주변 영역(P)을 포함하는 반도체 기판(200) 상부 전체에 걸쳐 층간 평탄화막(250)을 형성한다. 이 층간 평탄화 막(240)은 예컨데, 식각 속도를 빠르게 조절할 수 있도록 보론(B)이나 인(P)이 도핑(doping)된 BPSG(boronphospho silicate glass), PSG(phosphor silicate glass) 막, SiH4와 H2O2를 반응 소스로 이용한 유동성 절연막인 ALP(advanced planarization layer) 산화막 및 SOG(spin on glass)막 중 선택되는 하나 또는 2개 이상의 적층 막이 이용될 수 있다. 또한, 상기 층간 평탄화막(250)은 주변 영역(P) 이 매립되도록 형성한다.
그 후, 도 8에 도시된 바와 같이, 셀 영역(C) 상의 층간 평탄화막(250)은 종래의 선식각 없이 바로 1차 CMP 공정을 수행한다. 이때, 1차 CMP 공정은 셀 영역(C) 상의 층간 평탄화막(250)이 주변 영역(P)상의 층간 평탄화막(250) 보다 약간 높은 수준으로 러프(rough)하게 CMP 한다.
상기 1차 CMP는 고속 연마 방식으로 진행될 수 있으며, 급격한 단차를 1차적으로 제거한다. 상기 1차 CMP는 첨가제의 포함 없이 기계적 연마제만을 슬러리로 사용한다. 이러한 기계적 연마제로는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 및 지르코니아(ZrO2) 중에 하나이거나 또는 2개 이상을 조합하여 사용할 수 있다. 이러한 상기 기계적 연마제의 입자는 콜로이달(colloidal) 또는 퓸드(fumed)의 형태로 이용될 수 있으며 약 50 내지 500nm의 크기를 가질 수 있다. 또한 각각의 연마제는 그것의 분산 안정성을 가질 수 있는 모든 범위에서의 pH를 허용한다. 상기 1차 CMP시 연마제의 농도는 약0.5wt%~30wt%로 조절하고, 연마 압력은 3psi~10psi, 연마 테이블 속도는 30rpm~200rpm 이 되도록 한다.
다음, 도 9에 도시된 바와 같이, 러프하게 연마된 표면을 정밀하게 평탄화하기 위해 층간 평탄화막(250)을 2차 CMP한다. 상기 2차 CMP 공정시 연마 압력은 1psi~8psi, 연마 테이블 속도는 30rpm~100rpm으로 하여 진행될 수 있다. 2차 CMP는 상기의 기계적 연마제와 화학적 식각제인 첨가제(addictive)를 슬러리로 함께 사용하여 진행한다. 이와같은 2차 CMP는 1차 CMP에 비해 상대적으로 연마 속도는 느린 반면, 상기와 같이 화학적 연마제를 포함하므로써, 화학적 연마제와 피연마면 의 화학적 반응에 의해 정밀하게 연마가 이루어진다. 이에 따라, 상기 2차 CMP에 의해 연마 표면의 스크래치(scratch) 발생 가능성이 감소되고, 기계적 연마보다 상대적으로 깨끗하고, 매끄러운 표면을 제공할 수 있으며, 정밀하게 연마 두께를 제어할 수 있다. 여기서 상기 첨가제로는 NaOH 또는 NH4OH 등의 알칼리 수용액이 이용될 수 있다.
한편, 상기 층간 평탄화막(250)은 한 번의 CMP 공정에 의해 평탄화 공정을 수행할 수도 있다. 이러한 경우, CMP 공정으로는 기계적 연마 방식이 이용될 수 있다. 이때도 마찬가지로 플레이트 전극(220)은 CMP 베리어(240)에 의해 커버되어 있으므로, 기계적 연마 방식을 통해 연마한다고 하여도, 플레이트 전극(220)의 노출은 발생되지 않는다. 하지만, 기계적 연마 방식의 채용에 의해 층간 평탄화막(250) 상면에 스크래치등이 발생될 수 있으므로, 평탄화된 층간 평탄화막(250) 상부에 추가의 절연막을 증착할 수 있다.
본 발명은 상기한 실시예에만 국한되는 것은 아니다.
본 실시예에서 CMP 배리어(240)로 실리콘 질화막 또는 비정질 탄소층을 예를 들어 설명하였지만, 층간 평탄화막으로 사용되는 물질보다 연마 속도가 느린 물질이라면 모두 여기에 포함된다.
또한, 본 실시예는 반도체 기판 중에 실린더형 캐패시터(235)가 형성된 셀 영역(C)과 주변 영역(P)간의 평탄화 방법에 대해 예를 들어 설명하였지만, 여기에 한정되지 않고, 단차를 가진 모든 반도체 소자에 적용할 수 있음은 물론이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
도 1 내지 도 4는 일반적인 반도체 소자의 평탄화 방법을 설명하기 위한 공정별 단면도, 및
도 5 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 공정별 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 , 200 : 기판 110 , 210 : 하부 전극
120 , 220 : 플레이트 상부 전극
130 , 230 : 유전막 140 , 250 : 층간 평탄화막
150 : 포토레지스트 패턴 135 , 235 : 실린더형 캐패시터
240 : CMP 베리어

Claims (17)

  1. 단차를 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 층간 평탄화막을 형성하는 단계;
    상기 층간 평탄화막을 기계적으로 1차 CMP하는 단계; 및
    상기 1차 CMP된 층간 평탄화막을 기계적 및 화학적으로 2차 CMP하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 1차 CMP는 기계적 연마제만을 슬러리로 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 기계적 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 및 지르코니아(ZrO2) 중에 적어도 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 기계적 연마제는 0.5wt%~30wt% 농도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 기계적 연마제의 입자는 콜로이달(colloidal) 형태 또는 퓸드(fumed) 형태를 가지며, 50nm ~ 500nm의 크기를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 1차 CMP 공정은 3psi ~ 10psi의 연마 압력 및 30rpm ~ 200rpm의 연마 테이블 속도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 2차 CMP 공정은 기계적 연마제 및 화학적 첨가제(addictive)를 슬러리로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 화학적 첨가제는 NaOH 또는 NH4OH인 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 2차 CMP 공정은 1psi~8psi의 연마 압력 및 30rpm~100rpm의 연마 테이블 속도로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 단차를 갖는 반도체 기판을 제공하는 단계는,
    셀 영역 및 주변 영역을 포함하는 반도체 기판을 준비하는 단계; 및
    상기 셀 영역에 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판을 제공하는 단계와, 상기 평탄화 막을 형성하는 단계 사이에,
    상기 반도체 기판 결과물을 덮는 베리어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 베리어는 상기 층간 평탄화막보다 연마 속도가 늦은 막인 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 베리어는 실리콘 질화막 또는 비정질 탄소인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 셀 영역에 캐패시터를 형성하는 단계;
    상기 셀 영역 및 주변 영역 상부에 베리어를 형성하는 단계;
    상기 베리어 상부에 층간 평탄화 막을 형성하는 단계; 및
    상기 층간 평탄화막을 CMP하는 단계를 포함하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 CMP 단계는 기계적 연마제만으로 연마하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 층간 평탄화막을 CMP하는 단계 이후에, 상기 연마된 표면을 보다 정밀하게 연마하기 위해 기계적 연마제 및 화학적 연마제를 이용하여 CMP하는 단계를 더 포함하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 층간 평탄화막을 CMP하는 단계 이후에,
    상기 층간 평탄화막 상부에 절연막을 더 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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US8975731B2 (en) 2013-02-25 2015-03-10 Samsung Electronics Co., Ltd. Semiconductor device having an insulating layer structure and method of manufacturing the same

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