KR100829598B1 - 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법 - Google Patents

고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법 Download PDF

Info

Publication number
KR100829598B1
KR100829598B1 KR1020060113083A KR20060113083A KR100829598B1 KR 100829598 B1 KR100829598 B1 KR 100829598B1 KR 1020060113083 A KR1020060113083 A KR 1020060113083A KR 20060113083 A KR20060113083 A KR 20060113083A KR 100829598 B1 KR100829598 B1 KR 100829598B1
Authority
KR
South Korea
Prior art keywords
chemical mechanical
mechanical polishing
polishing
silicon oxide
oxide film
Prior art date
Application number
KR1020060113083A
Other languages
English (en)
Inventor
김준용
홍창기
윤보언
권병호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060113083A priority Critical patent/KR100829598B1/ko
Priority to US11/983,281 priority patent/US20080176403A1/en
Application granted granted Critical
Publication of KR100829598B1 publication Critical patent/KR100829598B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

고 평탄화 화학 기계적 연마 방법 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 먼저, 표면 단차를 갖는 연마 대상막이 형성된 기판을 마련한다. 이후 상기 연마 대상막을 30 내지 80℃의 제1 공정 조건에서 제1 화학 기계적 연마하여 상기 실리콘 산화막의 표면 단차를 제거한다. 이후, 상기 표면 단차가 제거된 연마 대상막을 5 내지 25℃의 제2 공정 조건에서 제2 화학 기계적 연마한다. 그 결과 연마 대상막은 목표 두께를 갖는 연마 대상막 패턴으로 형성될 수 있다. 상기 연마 방법은 초 반 연마 공정에서 단차를 빠른 속도로 제거할 수 있어 고 평탄화 화학 기계적 연마 공정을 연마 처리율을 증가시킬 수 있다.

Description

고 평탄화 화학 기계적 연마 방법 및 반도체 소자의 제조방법{METHOD OF HIGH PLANARITY CHEMICAL MECHANICAL POLISHING AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예의 고 평탄화 화학 기계적 연마방법에 따른 실리콘 산화막의 연마속도 변화를 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 공정에서 온도 변화에 따른 평탄한 실리콘 산화막의 연마 속도의 변화를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 공정에서 온도 변화에 따른 실리콘 산화막의 단차 제거율을 나타내는 그래프이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 구조물
120 : 연마 대상막 140 : 연마 대상막 패턴
본 발명은 화학 기계적 연마 방법 및 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 고 평탄화 화학 기계적 연마방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 제조 공정에서는 평탄한 표면을 갖는 구조물을 형성할 것이 요구된다. 상기 반도체 메모리 소자의 구조물은 일반적으로 증착 공정, 패터닝 공정, 식각 공정, 연마 공정 등을 수행함으로써 형성된다. 상기 연마 공정 중에서 화학 기계적 연마(chemical mechanical polishing; CMP) 공정이 반도체 기판의 연마 공정에 자주 사용되고 있다.
화학 기계적 연마 공정이란, 연마 공정을 수행할 반도체 기판을 장착시키고 상기 반도체 기판과 연마 패드 사이에 연마제를 포함하는 슬러리 조성물을 제공한 후 상기 반도체 기판을 상기 연마 패드와 접촉시킨 상태에서 회전시켜 가압 및 회전에 의해 상기 반도체 기판의 표면을 평탄화(planarize)시키는 공정을 말한다. 즉, 연마용 슬러리 조성물에 포함된 연마제 및 연마 패드의 표면 돌기를 상기 반도체 기판의 표면과 기계적으로 마찰시켜 상기 반도체 기판의 표면을 기계적으로 연마하는 동시에 슬러리 조성물에 포함된 화학 성분과 상기 반도체 기판의 표면을 화학으로 반응시켜 상기 반도체 기판의 표면을 화학으로 제거하는 공정이다.
상기 화학 기계적 연마 공정의 연마 효율은 화학 기계적 연마 장비, 슬러리 조성물의 조성, 연마 패드의 종류 등에 의해 결정된다. 특히, 상기 슬러리 조성물의 조성은 연마 효율에 중요한 영향을 미친다.
동일한 조성의 슬러리 조성물에 대하여 막의 성질에 따라 막의 연마 속도가 달라질 수 있으며, 이러한 연마 속도의 차이를 이용하여 막의 연마 정도를 조절할 수 있다. 특히, 반도체 장치에 널리 이용되는 산화막, 질화막, 폴리실리콘막 또는 금속막들 간의 연마 속도의 차이에 의하여 화학 기계적 연마 공정을 수행하는 경우가 많다.
이러한 화학 기계적 연마 공정 중에서, 단차가 높은 실리콘 산화막의 평탄도를 개선하기 위해 패시베이션제(이온성 계면활성제)가 포함된 고 평탄도 슬러리 조성물을 사용하여 화학적 연마 공정을 수행하는 고 평탄도 슬러리 화학 기계적 연마 방법(high planarity slurry chemical mechanical polishing)이 개발되었다.
상기 고 평탄화 화학적 기계적 연마방법은 상기 고 평탄도 슬러리 조성물에 포함된 이온성 계면활성제가 상기 실리콘 산화막의 표면에 전기적으로 흡착되어 연마저지막을 형성함으로써 화학적 연마가 억제되고 주로 기계적으로 연마되는 방법이다.
따라서, 상기 실리콘 산화막의 표면에 형성된 단차부들이 그 상부부터 기계적으로 제거되어 평탄화되면 연마 패드와 접촉하는 연마 저지막이 형성된 실리콘 산화막의 연마 면적이 넓어져 연마압력의 분산된다. 상기 연마압력의 분산은 상기 실리콘 산화막의 연마율을 급격하게 감소시켜 자체정지(self-stopping) 특성을 갖도록 한다. 따라서 고 평탄화 화학적 기계적 연마방법을 수행함으로서 고 평탄도를 확보할 수 있다.
그러나, 상기 고 평탄화 화학적 기계적 연마방법은 일반적으로 사용되는 화학 기계적 연마 공정보다 약 4 내지 5배의 연마시간을 요구되어 그 사용이 제한된다. 이는 표면 단차가 있는 실리콘 산화막을 세리아 슬리리 조성물을 이용하여 화학적 기계적 연마 공정을 수행할 경우, 공정 초반의 실리콘 산화막의 제거율(removal rate)이 매우 저조하여 과도한 연마시간을 소비하는 로딩 효과(loading effect)가 나타난다. 그리고, 일정 시간이 지난 이후에 상기 실리콘 산화막의 제거율이 현격하게 증가하여 본격적으로 실리콘 산화막이 제거되기 때문이다.
이에 따라, 화학적 기계적 연마 공정의 시간이 길어지는 문제점이 초래되어 적 연마 공정의 처리율(throughput)이 감소하게 된다. 따라서, 기존의 고 평탄화 화학 기계적 연마방법의 우수한 특성을 유지하면서 보다 빠른 속도로 실리콘 산화막을 연마할 수 있는 고 평탄화 화학 기계적 연마방법의 개선이 요구되고 있는 실정이다. 그러나 이러한 고 평탄화 화학 기계적 연마방법의 개선은 미미한 실정이다.
본 발명의 목적은 연마 공정 조건을 2단계로 컨트롤함으로서 단차의 연마속도를 향상시킬 수 있는 고 평탄화 화학 기계적 연마 방법을 제공하는데 있다.
상기 고 평탄화 화학 기계적 연마 방법이 적용되는 반도체 소자의 제조방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 바람직한 일 실시예에 따른 고 평탄화 화학적 기계적 연마방법에 있어서, 먼저 표면 단차를 갖는 연마 대상막이 형성된 기판을 마련한다. 상기 연마 대상막을 30 내지 80℃의 공정 조건에서 제1 화학 기계적 연마하여 상기 실리콘 산화막의 표면 단차를 제거한다. 상기 표면 단차가 제거된 연마 대상막을 5 내지 25℃의 공정 조건에서 제2 화학 기계적 연마한다. 그 결과 목표 두께를 갖는 평탄한 연마 대상막을 형성할 수 있다.
상기 고 평탄화 화학적 기계적 연마방법의 일 실시예에 따르면, 상기 제1 화학 기계적 연마 및 상기 제2 화학 기계적 연마는 산화 세륨 연마제 0.5 내지 10중량%, 계면활성제 0.1 내지 3.0중량% 및 여분의 물을 포함할 수 있다. 일 예로서, 상기 연마 대상막은 실리콘 산화막물을 포함하고, 상기 기판에 형성된 구조물 상에 형성되어 단차를 가질 수 있다.
일 실시예로서, 상기 제1 화학 기계적 연마는 약 30 내지 80℃의 온도를 갖는 평탄화 슬러리를 제공하여 수행할 수 있다. 다른 실시예로서, 상기 제1 화학 기계적 연마는 약 30 내지 80℃의 온도를 갖는 연마 패드에서 수행할 수 있다. 또 다른 실시예로서, 상기 제1 화학 기계적 연마는 약 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에서 수행할 수 있다.
일 실시예로서, 상기 제2 화학 기계적 연마는 약 5 내지 25℃의 온도를 갖는 평탄화 슬러리를 제공하여 수행할 수 있다. 다른 실시예로서, 상기 제2 화학 기계적 연마는 약 5 내지 25℃의 온도를 갖는 연마 패드에서 수행할 수 있다. 또 다른 실시예로서, 상기 제2 화학 기계적 연마는 약 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에서 수행할 수 있다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조방법에 있어서, 먼저 구조물들 형성된 기판을 마련한다. 이후, 상기 기판 상에 실리콘 산화물을 증착하여 상기 구조물들을 덮고, 상기 구조물 패턴에 의해 표면 단차를 갖는 실리콘 산화막을 형성한다. 이어서, 평탄화 슬러리를 이용하여 상기 실리콘 산화막의 표면 단차가 제거될 때까지 상기 실리콘 산화막을 30 내지 80℃의 공정 조건에서 제1 화학 기계적 연마한다. 이후, 평탄화 슬러리를 제공하여 상기 표면 단차가 제거된 실리콘 산화막을 5 내지 25℃의 공정 조건에서 제2 화학 기계적 연마한다. 그 결과 상기 단차가 제거되어 평탄한 표면을 갖고, 목표 두께를 갖는 실리콘 산화막 패턴이 형성된다.
본 발명에 따른 고 평탄화 화학적 기계적 연마방법은 세리아 슬러리를 이용하여 실리콘 산화막의 표면 단차의 연마시 과도한 연마 시간이 소비되는 로딩 효과(loading effect)를 최소화 할 수 있다. 따라서, 단차를 갖는 실리콘 산화막을 약 2배 빠르게 연마할 수 있어 연마 처리율을 크게 향상시킬 수 있다. 또한, 상기 실리콘 산화막의 고 단차부를 압력의 증가 없이 빠르게 연마할 수 있어 화학 기계적 연마장치의 손상을 최소화 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 화학 기계적 연마 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막), 영역, 패턴 또는 구조물들이 "제1", "제2", "제3", "제4", "제5" 및/또는 "제6"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3", "제4", "제5" 및/또는 "제6"은 각 층(막), 영역, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
고 평탄화 화학 기계적 연마 방법
도 1 내지 도 3은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 표면 단차를 갖는 연마 대상막(120)이 형성된 기판(100)을 마련한다. 상기 기판은 셀 영역과 폐리 영역을 포함하는 실리콘 기판으로 하드 마스크, 전극, 도전막, 도전막 패턴, 절연막, 금속 배선 또는 절연막 패턴과 같은 구조물(110)들이 형성될 수 있다. 특히 상기 구조물(110)들은 상기 기판의 셀 영역에 형성된다.
일 예로서, 상기 연마 대상막(120)이 실리콘 산화막일 경우 상기 실리콘 산화막은 상기 구조물들 상에 실리콘 산화물을 증착하여 형성되기 때문에 표면 단차를 갖는다. 즉, 상기 실리콘 산화막은 비 선형의 표면을 갖는다.
다른 예로서, 상기 연마 대상막(120)은 구조물들이 형성된 기판(100) 상에 상기 구조물(110)의 상부보다 높은 제1 상부를 갖는 고 단차부와 상기 고 단차부의 제1 상부 보다 낮은 제2 상부를 갖는 저 단차부를 포함한다. 여기서, 상기 연마 대상막(120)의 고 단차부는 구조물들이 형성된 기판의 셀 영역에 형성되고, 상기 연마 대상막의 저 단차부는 기판의 폐리 영역에 존재한다. 상기 연마 대상막의 고 단차부 및 저 단차부의 표면은 비 선형성을 갖는다.
상기 연마 대상막(120)은 실리콘 산화물을 포함하는 실리콘 산화막이다. 상기 연마 대상막(120)은 플라즈마 화학 기상 증착 방식(plasma enhanced chemical vapor deposition method), 고밀도 플라즈마 화학 기상 증착 방식(high density plasma chemical vapor deposition method) 또는 스핀 코팅 방법에 의하여 형성될 수 있다. 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass) 등을 들 수 있다. 본 발명의 일 실시예에 따르면, 실리콘 산화막은 기판의 셀 영역에 형성된 구조물의 사이 공정을 충분히 매립하는 두께를 갖도록 형성된다.
상기 실리콘 산화막의 표면 단차는 종래의 연마 조건하에서 세리아 슬러리를 이용하여 연마공정을 수행 경우 상기 연마 공정 초반에서 제거율(removal rate)이 매우 낮기 때문에 과도한 연마시간이 요구되는 문제점을 초래한다. 따라서, 본 발명은 상기 실리콘 산화막의 표면 단차를 빠른 시간 내에 제거하는 것을 특징으로 한다.
도 2를 참조하면, 상기 연마 대상막(120)을 약 30 내지 80℃의 제1 공정조건 하에서 제1 화학 기계적 연마한다. 그 결과 상기 연마 대상막(120)은 표면 단차가 제거된 연마 대상막(130)으로 형성된다.
구체적으로, 화학 기계적 연마 장치에 구비된 상기 연마 패드에 세리아 연마제를 포함하는 세리아 슬러리를 제공한다. 상기 세리아 슬러리는 세리아 연마제 0.5 내지 10중량%, 계면활성제 0.1 내지 3.0중량% 및 여분의 물을 포함할 수 있다.
이후, 상기 세리아 슬러리가 제공된 연마 패드 표면에 연마 대상막(120)의 표면 단차를 접촉시켜 제1 화학 기계적으로 연마한다. 이때, 상기 연마 대상막(120)의 표면 단차를 제거하기 위한 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 제1 공정조건에서 수행하고, 바람직하게는 약 40 내지 70℃의 제1 공정조건에서 수행한다.
이는, 상기 세리아 슬러리를 이용하여 약 30 내지 80℃의 공정 조건에서 상기 연마 대상막(120)을 제1 화학 기계적 연마할 경우 상기 연마 대상막의 표면 단차 제거속도가 약 1 내지 2배 이상 증가하기 때문이다. 따라서, 상기 실리콘 산화막의 표면 단차는 상기 실리콘 산화막이 화학적으로 연마되기보다는 30℃ 이상의 온도의 영향으로 세리아 연마제에 의해 제1 속도로 기계적으로 빠르게 연마될 수 있다. 본 실시예서, 상기 제1 속도는 약 2500 내지 3200Å/min일 수 있다.
일 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도를 갖는 세리아 슬리러 조성물을 제공하여 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 세리아 슬러리의 온도에 의해 상기 제1 공정 조건이 유지될 수 있다.
다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 유지된 연마 패드에 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도를 갖는 연마 패드의 온도에 의해 상기 제1 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 약 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에 의해 상기 제1 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 유지된 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 약 30 내지 80℃의 온도를 갖는 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에 의해 상기 제1 공정 조건이 유지될 수 있다.
본 실시예에 따른 상기 제1 화학 기계적 연마 공정은 세리아 연마제(산화 세륨 연마제)를 포함하는 세리아 슬러리를 이용하여 상기 연마 대상막의 표면 단차를 연마할 경우 발생되는 문제점을 해결하는데 있다. 따라서, 상기 제1 화학 기계적 연마에서 사용되는 세리아 슬러리는 현재 반도체 공정에 적용되는 모든 세리아 슬러리를 사용할 수 있기 때문에 구체적으로 한정하지 않는다.
도 3을 참조하면, 상기 표면 단차가 제거된 연마 대상막(130)을 약 5 내지 25℃의 제2 공정조건 하에서 제2 화학 기계적 연마한다. 그 결과 상기 연마 대상막(130)은 평탄한 표면 및 목적한 두께를 갖는 연마 대상막 패턴(140)으로 형성된다.
구체적으로, 화학 기계적 연마 장치에 구비된 상기 연마 패드 상에 세리아 연마제를 포함하는 세리아 슬러리를 제공한다. 이후, 상기 세리아 슬러리가 제공된 연마 패드 표면에 연마 대상막(130)의 표면을 접촉시켜 제2 화학 기계적으로 연마한다. 이때, 상기 표면 단차가 제거된 연마 대상막(130)의 두께를 낮추기 위한 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 제2 공정조건에서 수행하는 것이 바람직하다. 이는, 상기 세리아 슬러리를 이용하여 약 5 내지 25℃의 공정 조건에서 상기 표면 단차가 제거된 연마 대상막(130)을 제2 화학 기계적 연마할 경우 상기 연마 대상막을 효과적으로 평탄화할 수 있기 때문이다. 즉, 상기 제2 공정 조건에서 연마 속도가 가장 우수하기 때문이다.
일 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도를 갖는 세리아 슬러리를 제공하여 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도를 갖는 세리아 슬러리에 의해 상기 제2 공정 조건이 유지될 수 있다.
다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 냉각된 연마 패드에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도를 갖는 연마 패드에 의해 상기 제2 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에 의해 상기 제2 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 유지된 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도를 갖는 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에 의해 상기 제2 공정 조건이 유지될 수 있다.
상기 제2 화학 기계적 연마공정은 연마압력이 상기 평탄화된 연마 대상막의 상면에서 분산되어 상기 연마 대상막이 셀프 연마 정지막으로 작용할 때까지 상기 연마 대상막을 연마한다.
구체적으로 상기 세리아 슬러리를 이용하여 상기 제2 화학적 기계적 연마공정을 수행할 경우 연마된 연마 대상막의 단차가 최소화되기 때문에 연마 패드와 연마면인 상기 연마 대상막이 접촉되는 면적이 넓어져 자체 정지특성을 갖는다.
상기 자체정지(self-stopping) 특성은 화학 기계적 연마공정시 세리아 슬러리에 포함된 계면활성제로 인해 연마제의 기계적 장애(Mechanical Hidrance)가 발 생되고, 상기 연마 대상막 패턴의 표면에 계면활성제가 흡착됨으로 인해 물리적으로 치밀화 되기 때문에 발생된다. 또한, 자체정지(self-stopping) 특성은 상기 연마 패드에 인가되는 연마압력이 상기 연마 정지막 패턴의 표면으로 분산되어 실질적으로 상기 연마 정지막 패턴에 가해지는 연마압력이 감소되었기 때문에 발생된다. 그 결과 상기 표면 단차가 제거된 연마 대상막은 상에는 평탄한 표면을 갖는 연마 대상막 패턴(140)으로 형성된다.
본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 방법은 게이트 구조물, 배선 구조물, 패드 구조물, 콘택, 커패시터, 금속 배선을 절연시키며 단차를 갖는 절연막을 평탄화시키는 반도체 장치의 제조 공정에 적용될 수 있다.
온도에 따른 실리콘 산화막의 연마속도 변화 평가
세리아 슬러리를 이용하여 표면 단차를 갖는 실리콘 산화막을 제1 화학 기계적 연마할 경우 연마 온도에 따른 표면 단차의 연마속도의 변화를 평가하기 위해 단차를 갖는 실리콘 산화막이 형성된 기판들을 준비하였다. 이후, 상기 실리콘 산화막이 형성된 기판을 상온(17 내지 20℃) 및 약 50 내지 80℃의 온도에서 각각 고 평탄화 화학 기계적 연마(CMP) 하였다.
이때 세리아 슬러리는 세리아 연마제 3중량%, 이온성 계면활성제로 폴리아크릭산 중량 0.8% 및 pH 조절제가 포함된 여분의 물을 포함하고, pH 값이 약 6 이다. 상기 고 평탄화 화학 기계연마 공정은 AMAT사(社)의 Reflexion을 이용하여 실시되었으며, 공정 조건은 하기 표 1과 같다.
<표 1>
압력(psi) 4.4(inner tube)/7(retaining ring)/2(membrane)
회전 속도(RPM) 78(head)/86(platen)
세리아 슬러리 유량(ml/min) 200
컨디셔너 압력(psi) 5.9
컨디셔너 회전 속도 (RPM) 100
도 4는 본 발명의 일 실시예의 고 평탄화 화학 기계적 연마방법에 따른 실리콘 산화막의 연마속도 변화를 나타내는 그래프이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마방법은 약 40 내지 80℃의 온도 조건에서 실리콘 산화막의 표면 단차를 제1 화학 기계적 연마한다. 이에 따라, 본 발명에 따른 고 평탄화 화학 기계적 연마방법은 그래프 (A)에 개시된 바와 같이 연마 공정초반에서 상기 실리콘 산화막의 표면 단차에 대하여 우수한 연마 속도를 갖다.
이에 반해, 세리아 슬러리를 이용하여 상기 실리콘 산화막의 표면 단차를 상온에서 제1 화학 기계적 연마하는 기존의 고 평탄화 화학 기계적 연마 방법은 그래프 (B)에 개시된 바와 같이 공정초반에 실리콘 산화막 표면 단차의 제거 속도가 현저하게 낮은 것을 확인 할 수 있다.
따라서, 상술한 그래프 (A)와 상기 그래프 (B)를 비교한 결과 본 발명에 따른 고 평탄화 화학 기계적 연마방법은 기존의 고 평탄화 화학 기계적 연마 방법에 비해 약 2배정도 빠른 시간 내에 상기 실리콘 산화막의 표면 단차를 제거할 수 있는 것을 확인 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 공정에서 온도 변화에 따른 평탄한 실리콘 산화막의 연마 속도의 변화를 나타내는 그래프이 다.
도 5를 참조하면, 평탄한 표면을 갖는 실리콘 산화막을 세리아 슬러리를 이용하여 고 평탄화 화학 기계적 연마할 경우 연마 온도가 증가할수록 상기 실리콘 산화막의 연마속도가 감소함을 알 수 있다. 구체적으로 약 36℃연마 온도에서 상기 실리콘 산화막은 약 2200Å/min의 속도로 연마되고, 약 45℃연마 온도에서 실리콘 산화막은 약 1800Å/min의 속도로 연마됨을 알 수 있다. 즉, 평탄한 실리콘 산화막을 화학 기계적 연마할 경우 연마온도가 증가할수록 연마율이 감소함을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 공정에서 온도 변화에 따른 실리콘 산화막의 단차 제거율을 나타내는 그래프이다.
도 6을 참조하면, 약 2000Å의 단차를 갖는 실리콘 산화막을 세리아 슬러리를 이용하여 고 평탄화 화학 기계적 연마할 경우 연마 시간의 증가함에 따라 상기 실리콘 산화막의 단차가 제거됨을 알 수 있다. 구체적으로 약 60℃온도(-▲-)에서 상기 실리콘 산화막을 약 300초 동안 제1 화학 기계적 연마할 경우 상기 실리콘 산화막의 단차는 약 16000Å정도 제거되었고, 약 18℃온도(-■-)에서 상기 실리콘 산화막을 약 300초 동안 제1 화학 기계적 연마할 경우 실리콘 산화막의 단차는 약 8500Å정도 제거되었음을 알 수 있다. 즉, 단차를 제거하기 위한 화학 기계적 연마공정에서는 연마온도가 증가할수록 단차의 제거율이 우수함을 알 수 있다. 따라서, 초기 단차의 제거 공정시 화학 기계적 연마 공정의 로딩 효과(loading effect)가 최소화하여 연마 공정을 빠르게 수행할 수 있다.
반도체 소자의 제조방법
도 7 내지 도 10은 본 발명의 일 실시예에 따른 고 평탄화 화학 기계적 연마 방법을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 구조물(210)들 형성된 기판(200)을 마련한다.
상기 기판(200)은 셀 영역과 폐리 영역을 포함하는 실리콘 기판이다. 상기 기판의 셀 영역에는 높은 높이를 갖는 구조물(210)들이 형성된다. 이에 반해 상기 기판의 폐리 영역에는 스위칭 소자 등이 형성되어 있다. 상기 구조물(210)들은 게이트를 포함하는 트랜지스터, 상기 트랜지스터의 제1 콘택 영역과 전기적으로 연결되는 비트 라인 및 상기 트랜지스터의 제2 콘택 영역과 전기적으로 연결되는 커패시터를 포함한다. 상기 커패시터는 실린더 형상을 갖고, 하부전극, 유전막, 상부전극을 포함하며, 상부 금속 배선과 전기적으로 연결되는 구조를 갖는다. 따라서, 상기 기판의 셀 영역에는 상기 페리 영역에 비해 높은 단차를 갖는 구조물(210)들이 형성된다.
도 8을 참조하면, 상기 구조물(210)이 형성된 기판(200) 상에 실리콘 산화물을 증착하여 상기 구조물(210)들을 덮고, 상기 구조물들에 의해 표면 단차를 갖는 실리콘 산화막(230)을 형성한다. 상기 실리콘 산화막(230)은 상기 구조물들이 이후 공정에서 도전성 배선(미도시)과 전기적으로 절연시키기 위해 형성된다.
상술한 방법으로 형성된 상기 실리콘 산화막(230)은 상기 구조물들에 의해 고 단차부와 저 단차부를 포함한다. 구체적으로 상기 실리콘 산화막(230)의 고 단 차부는 구조물이 존재하는 기판의 셀 영역 상에 존재하고, 상기 실리콘 산화막의 저 단차부는 상기 기판의 폐리 영역 상에 존재한다. 특히, 상기 기판의 셀 영역 상에 존재하는 고 단차부의 실리콘 산화막은 상기 구조물들의 사이 공간에 의해 높은 표면 단차를 갖는다. 상기 기판의 폐리 영역에 존재하는 저 단차부의 실리콘 산화막은 상기 구조물이 존재하지 않기 때문에 낮은 표면단차를 가질 수 있다.
도 9를 참조하면, 상기 실리콘 산화막(220)을 약 30 내지 80℃의 제1 공정조건 하에서 제1 화학 기계적 연마한다. 상기 제1 화학 기계적 연마로 인해 상기 실리콘 산화막(220)은 예비 실리콘 산화막(230)으로 형성된다. 상기 예비 실리콘 산화막(230)은 고 단차부의 표면 단차가 제거된 실리콘 산화막이다.
구체적으로, 화학 기계적 연마 장치에 구비된 상기 연마 패드에 세리아 연마제를 포함하는 세리아 슬러리를 제공한다. 이후, 상기 세리아 슬러리가 제공된 연마 패드 표면에 상기 실리콘 산화막(220)의 표면 단차를 접촉시켜 제1 화학 기계적으로 연마한다. 이때, 상기 실리콘 산화막(220)의 표면 단차를 제거하기 위한 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 제1 공정조건에서 수행하고, 바람직하게는 약 30 내지 80℃의 제1 공정조건에서 수행한다. 이는, 상기 세리아 슬러리를 이용하여 약 30 내지 80℃의 공정 조건에서 상기 실리콘 산화막(220)을 제1 화학 기계적 연마할 경우 상기 실리콘 산화막의 표면 단차 제거속도가 약 1 내지 2배 이상 증가하기 때문이다. 따라서, 상기 실리콘 산화막(220)의 표면 단차는 상기 실리콘 산화막이 화학적으로 연마되기보다는 30℃ 이상의 온도의 영향으로 세리아 연마제에 의해 제1 속도로 기계적으로 빠르게 연마될 수 있다.
일 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도를 갖는 세리아 슬리러 조성물을 제공하여 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 세리아 슬러리의 온도에 의해 상기 제1 공정 조건이 유지될 수 있다.
다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 유지된 연마 패드에 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도를 갖는 연마 패드의 온도에 의해 상기 제1 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 약 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에 의해 상기 제1 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제1 화학 기계적 연마 공정은 약 30 내지 80℃의 온도로 유지된 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제1 화학 기계적 연마 공정은 상기 약 30 내지 80℃의 온도를 갖는 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에 의해 상기 제1 공정 조건이 유지될 수 있다.
본 실시예에 따른 상기 제1 화학 기계적 연마 공정은 산화 세륨 연마제를 포함하는 세리아 슬러리를 이용하여 상기 실리콘 산화막의 표면 단차를 연마할 경우 발생되는 문제점을 해결하는데 있다. 따라서, 상기 제1 화학 기계적 연마에서 사용 되는 세리아 슬러리는 현재 반도체 공정에 적용되는 모든 세리아 슬러리를 사용할 수 있기 때문에 구체적으로 한정하지 않는다.
도 10를 참조하면, 상기 예비 실리콘 산화막(230)을 약 5 내지 25℃의 제2 공정조건 하에서 제2 화학 기계적 연마한다. 그 결과 상기 예비 실리콘 산화막(230)은 평탄한 표면 및 목적한 두께를 갖는 실리콘 산화막 패턴(240)으로 형성된다.
구체적으로, 화학 기계적 연마 장치에 구비된 상기 연마 패드 상에 세리아 연마제를 포함하는 세리아 슬러리를 제공한다. 이후, 상기 세리아 슬러리가 제공된 연마 패드 표면에 예비 실리콘 산화막(230)의 표면을 접촉시켜 제2 화학 기계적으로 연마한다. 이때, 상기 예비 실리콘 산화막(230)의 두께를 낮추기 위한 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 제2 공정조건에서 수행하는 것이 바람직하다. 이는, 상기 세리아 슬러리를 이용하여 약 5 내지 25℃의 공정 조건에서 상기 예비 실리콘 산화막(230)을 제2 화학 기계적 연마할 경우 상기 예비 실리콘 산화막(230)을 효과적으로 평탄되어 실리콘 산화막 패턴(240)이 형성되기 때문이다. 즉, 상기 제2 공정 조건에서 연마 속도가 가장 우수하기 때문이다.
일 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도를 갖는 세리아 슬러리를 제공하여 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도를 갖는 세리아 슬러리에 의해 상기 제2 공정 조건이 유지될 수 있다.
다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 냉각된 연마 패드에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도를 갖는 연마 패드에 의해 상기 제2 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에 의해 상기 제2 공정 조건이 유지될 수 있다.
또 다른 예로서, 상기 제2 화학 기계적 연마 공정은 약 5 내지 25℃의 온도로 유지된 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에서 수행할 수 있다. 즉, 상기 제2 화학 기계적 연마 공정은 상기 약 5 내지 25℃의 온도를 갖는 세리아 슬러리, 연마 패드 및 화학 기계적 연마장치에 의해 상기 제2 공정 조건이 유지될 수 있다.
본 발명에 따른 고 평탄화 화학적 기계적 연마방법은 세리아 슬러리를 이용하여 실리콘 산화막의 표면 단차의 연마 공정시 과도한 연마시간을 소비되는 로딩 효과(loading effect)를 최소화 할 수 있다. 따라서, 단차를 갖는 실리콘 산화막을 약 2배 빠르게 연마할 수 있어 연마 처리율을 크게 향상시킬 수 있다. 또한, 상기 실리콘 산화막의 고 단차부를 압력의 증가 없이 빠르게 연마할 수 있어 화학 기계적 연마장치의 손상을 최소화 할 수 있다. 따라서, 상기 2단계의 고 평탄화 화학 기계적 연마 공정은 반도체 메모리 소자의 제조 공정에 널리 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 표면 단차를 갖는 연마 대상막이 형성된 기판을 마련하는 단계;
    상기 연마 대상막을 30 내지 80℃의 제1 공정 조건에서 제1 화학 기계적 연마하여 상기 실리콘 산화막의 표면 단차를 제거하는 단계; 및
    상기 표면 단차가 제거된 연마 대상막을 5 내지 25℃의 제2 공정 조건에서 제2 화학 기계적 연마하여 목표 두께를 갖는 연마 대상막 패턴으로 형성하는 단계를 포함하는 고 평탄화 화학 기계적 연마 방법.
  2. 제1항에 있어서, 상기 연마 대상막은 실리콘 산화막물을 포함하고, 상기 기판에 형성된 구조물 상에 형성되어 표면 단차를 갖는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  3. 제1항에 있어서, 상기 제1 화학 기계적 연마 및 상기 제2 화학 기계적 연마는 산화 세륨 연마제 0.5 내지 10중량%, 계면활성제 0.1 내지 3.0중량% 및 여분의 물을 포함하는 세리아 슬러리를 이용하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  4. 제1항에 있어서, 상기 제1 화학 기계적 연마는 30 내지 80℃의 온도를 갖는 평탄화 슬러리를 제공하여 수행하는 것을 특징으로 하는 고 평탄화 화학 기계적 연 마 방법.
  5. 제1항에 있어서, 상기 제1 화학 기계적 연마는 30 내지 80℃의 온도를 갖는 연마 패드에서 수행하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  6. 제1항에 있어서, 상기 제1 화학 기계적 연마는 30 내지 80℃의 온도로 가열된 화학 기계적 연마장치에서 수행하는 하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  7. 제1항에 있어서, 상기 제2 화학 기계적 연마는 5 내지 25℃의 온도를 갖는 평탄화 슬러리를 제공하여 수행하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  8. 제1항에 있어서, 상기 제2 화학 기계적 연마는 5 내지 25℃의 온도를 갖는 연마 패드에서 수행하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  9. 제1항에 있어서, 상기 제2 화학 기계적 연마는 5 내지 25℃의 온도로 냉각된 화학 기계적 연마장치에서 수행하는 하는 것을 특징으로 하는 고 평탄화 화학 기계적 연마 방법.
  10. 구조물들이 형성된 기판을 마련하는 단계;
    상기 기판 상에 실리콘 산화물을 증착하여 상기 구조물들을 덮고, 상기 구조물 패턴에 의해 표면 단차를 갖는 실리콘 산화막을 형성하는 단계;
    평탄화 슬러리를 이용하여 상기 실리콘 산화막의 표면 단차가 제거될 때까지 상기 실리콘 산화막을 30 내지 80℃의 공정 조건에서 제1 화학 기계적 연마하는 단계; 및
    평탄화 슬러리를 제공하여 상기 표면 단차가 제거된 실리콘 산화막을 5 내지 25℃의 공정 조건에서 제2 화학 기계적 연마함으로써 평탄한 표면을 갖는 실리콘 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 실리콘 산화막은 상기 구조물 패턴의 상부보다 높은 제1 상부를 갖는 고 단차부와 상기 고 단차부의 제1 상부 보다 낮은 제2 상부를 갖는 저 단차부를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 실리콘 산화막의 고 단차부는 구조물이 존재하는 기판의 셀 영역 상에 존재하고, 상기 실리콘 산화막의 저 단차부는 상기 기판의 폐리 영역 상에 존재하는 것을 특징으로 반도체 소자의 제조방법.
  13. 제10항에 있어서, 상기 제1 화학 기계적 연마는 30 내지 80℃의 온도를 갖는 상기 평탄화 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060113083A 2006-11-16 2006-11-16 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법 KR100829598B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060113083A KR100829598B1 (ko) 2006-11-16 2006-11-16 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법
US11/983,281 US20080176403A1 (en) 2006-11-16 2007-11-08 Method of polishing a layer and method of manufacturing a semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060113083A KR100829598B1 (ko) 2006-11-16 2006-11-16 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법

Publications (1)

Publication Number Publication Date
KR100829598B1 true KR100829598B1 (ko) 2008-05-14

Family

ID=39641678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060113083A KR100829598B1 (ko) 2006-11-16 2006-11-16 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법

Country Status (2)

Country Link
US (1) US20080176403A1 (ko)
KR (1) KR100829598B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101055855B1 (ko) 2005-10-27 2011-08-09 주식회사 하이닉스반도체 플래쉬 메모리 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060928B (zh) * 2019-04-28 2021-09-24 上海华虹宏力半导体制造有限公司 一种改善平坦化工艺中金属挤压缺陷的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023054A (ko) * 1998-09-10 2000-04-25 루센트 테크놀러지스 인크 반도체 집적 회로 제조 공정 및 화학 기계적 연마 장치
KR20000077280A (ko) * 1999-05-19 2000-12-26 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 반도체 웨이퍼의 화학 기계적 연마 중에 연마액을분사하는 시스템
KR20050012651A (ko) * 2003-07-26 2005-02-02 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3633062B2 (ja) * 1994-12-22 2005-03-30 株式会社デンソー 研磨方法および研磨装置
US5597442A (en) * 1995-10-16 1997-01-28 Taiwan Semiconductor Manufacturing Company Ltd. Chemical/mechanical planarization (CMP) endpoint method using measurement of polishing pad temperature
US5981354A (en) * 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a flowable oxide to enhance planarization in a shallow trench isolation process
US6191037B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Methods, apparatuses and substrate assembly structures for fabricating microelectronic components using mechanical and chemical-mechanical planarization processes
US20010055940A1 (en) * 2000-06-15 2001-12-27 Leland Swanson Control of CMP removal rate uniformity by selective control of slurry temperature
US6375540B1 (en) * 2000-06-30 2002-04-23 Lam Research Corporation End-point detection system for chemical mechanical posing applications
US6488571B2 (en) * 2000-12-22 2002-12-03 Intel Corporation Apparatus for enhanced rate chemical mechanical polishing with adjustable selectivity
KR100364026B1 (ko) * 2001-02-22 2002-12-11 삼성전자 주식회사 층간 절연막 형성방법
US7104869B2 (en) * 2001-07-13 2006-09-12 Applied Materials, Inc. Barrier removal at low polish pressure
JP2004349426A (ja) * 2003-05-21 2004-12-09 Jsr Corp Ｓｔｉ用化学機械研磨方法
US6946397B2 (en) * 2003-11-17 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing process with reduced defects in a copper process
JP2006093180A (ja) * 2004-09-21 2006-04-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023054A (ko) * 1998-09-10 2000-04-25 루센트 테크놀러지스 인크 반도체 집적 회로 제조 공정 및 화학 기계적 연마 장치
KR20000077280A (ko) * 1999-05-19 2000-12-26 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 반도체 웨이퍼의 화학 기계적 연마 중에 연마액을분사하는 시스템
KR20050012651A (ko) * 2003-07-26 2005-02-02 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101055855B1 (ko) 2005-10-27 2011-08-09 주식회사 하이닉스반도체 플래쉬 메모리 제조 방법

Also Published As

Publication number Publication date
US20080176403A1 (en) 2008-07-24

Similar Documents

Publication Publication Date Title
US6887137B2 (en) Chemical mechanical polishing slurry and chemical mechanical polishing method using the same
US7718535B2 (en) Slurry compositions and CMP methods using the same
KR100829594B1 (ko) 화학 기계적 연마용 슬러리 조성물 및 이를 이용한 반도체메모리 소자의 제조 방법
US20050130428A1 (en) Slurry compositions and CMP methods using the same
KR100852242B1 (ko) 화학 기계적 연마용 슬러리 조성물, 이를 이용한 연마 방법및 반도체 메모리 소자의 제조 방법
KR20000023003A (ko) 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도 플러그 생성 처리 방법
US6841479B2 (en) Method of reducing in-trench smearing during polishing
JP2011216873A (ja) 酸化ケイ素除去を増大させるように適合した研磨組成物で基体を化学機械研磨する方法
KR20090000425A (ko) 반도체 소자의 화학적기계적 연마 방법
US20040203252A1 (en) CMP slurry for nitride and CMP method using the same
KR100557600B1 (ko) 나이트라이드 cmp용 슬러리
KR100829598B1 (ko) 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법
KR20060016266A (ko) 루테늄을 위한 화학적기계적 연마 슬러리, 상기 슬러리를이용한 루테늄에 대한 화학적기계적 연마 방법, 그리고상기 화학적기계적 연마 방법을 이용한 루테늄 전극 형성방법
US6190999B1 (en) Method for fabricating a shallow trench isolation structure
JP4301305B2 (ja) 基体研磨方法、半導体装置の製造方法
US20060252267A1 (en) Topology-selective oxide CMP
KR100569541B1 (ko) 반도체 소자의 제조방법
KR20010065192A (ko) 반도체 소자의 트랜지스터 제조방법
CN111599677B (zh) 半导体结构及其形成方法
WO2004100243A1 (ja) ナノトポグラフィ効果を補償し得る化学機械的研磨用スラリー組成物およびこれを利用した半導体素子の表面平坦化方法
KR100623611B1 (ko) 반도체소자의 화학적기계적연마 방법
KR20000044554A (ko) 연마정지막을 이용한 폴리실리콘 플러그 형성 방법
US7109117B2 (en) Method for chemical mechanical polishing of a shallow trench isolation structure
JP2009246228A (ja) 研磨方法及び半導体装置の製造方法
KR100596430B1 (ko) 반도체소자의 층간절연막의 화학적 기계적 연마방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee