KR20050012651A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법

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KR20050012651A
KR20050012651A KR1020030051788A KR20030051788A KR20050012651A KR 20050012651 A KR20050012651 A KR 20050012651A KR 1020030051788 A KR1020030051788 A KR 1020030051788A KR 20030051788 A KR20030051788 A KR 20030051788A KR 20050012651 A KR20050012651 A KR 20050012651A
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 개시된 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계; 상기 금속배선용 컨택홀 및 층간절연막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막에 가열된 DI를 공급하는 단계; 상기 텅스텐막에 가열된 슬러리를 공급하여 CMP하는 단계; 및 상기 층간절연막이 노출될때까지 냉각된 DI 및 가열된 슬러리를 함께 공급하면서 CMP하여 상기 컨택홀 내에 텅스텐 플러그를 형성하는 단계를 포함한다. 본 발명에 따르면, 텅스텐막을 제거하기 위한 CMP 공정에서 가열된 슬러리를 이용하여 공정을 진행함으로써, 텅스텐막을 쉽게 제거할 수 있어 슬러리의 사용을 감소시키고 후속공정인 패터닝 공정에서 공정 마진을 확보할 수 있어 패터닝 불량을 감소시킬 수 있다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 텅스텐 CMP 공정에서 가열된 슬러리를 제공함으로써, 텅스텐의 제거 속도를 향상시켜 CMP 공정을 진행하는 반도체 소자의 금속배선 형성방법에 관한 것이다.
CMP(Chemical Mechanical Polishing) 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 글로벌(global) 평탄화를 얻을 수 있고, 아울러, 저온에서 수행될 수 있다는 장점이 있다.
이러한 CMP 공정은 평탄화 공정의 일환으로 제안된 것이지만, 최근에 들어서는 콘택 플러그 형성을 위한 폴리 실리콘막의 식각 및 금속 배선 형성을 위한 금속막의 식각 공정에 이용되고 있으며, 그 이용 분야가 점차 확대되고 있는 추세이다.
한편, 상기 CMP 공정을 이용하여 금속배선, 예컨데, 구리배선을 형성함에 있어서 구리막을 CMP한 후에 가장 신경을 써야 하는 사항들 중의 하나는 구리 잔류물(residue)이다. 이것은 구리 잔류물이 소자에 치명적인 이물질로 작용하기 때문이다.
여기서, 상기 구리 잔류물은 금속배선의 패턴 밀도(pattern density), 크기, 토폴로지(topology) 및 하지층(under layer) 등에 영향을 받으며, 이 중에서도 하지층에 가장 큰 영향을 받는다. 여기서, 제1층 구리배선의 경우, 텅스텐막을 CMP한 층이 하지층이 되며, 제2층 구리배선부터는 구리배선을 CMP한 층이 하지층이 된다.
예컨데, 텅스텐 플러그를 형성하기 위한 텅스텐막의 CMP 후에는, 도 1에 도시된 바와 같이, 표면 평탄화가 이루어져야 한다.
도 2a에 도시된 바와 같이, 텅스텐막의 CMP한 후에 부분적으로 디싱이 발생하여 즉, 단차(A1)가 발생된 표면을 얻게 된다.
이어서, 도 2b에 도시된 바와 같이, 단차가 발생된 기판 결과물 상에 제2층간절연막(4)을 증착하면, 그 표면 또한 단차(A2)를 갖게 된다.
그 다음, 도 2c에 도시된 바와 같이, 제2층간절연막(4)에 트렌치를 형성한 후에 구리막(5)을 증착하면, 단차가 발생된 표면을 얻게 된다.
이어서, 도 2d에 도시된 바와 같이, 단차를 갖는 구리막(5)을 CMP하여 트렌치 내에 최종적으로 구리배선(5a)이 형성된다.
도 1 및 도 2a 내지 도 2d에서, 미설명된 도면부호 1은 소정의 도전패턴을 포함한 반도체 기판, 2는 제1층간절연막, 3은 텅스텐 플러그, 6은 구리 잔류물을 각각 나타낸다.
그러나, 실제로는 CMP 공정의 특성상 이로젼(erosion)이나 디싱(dishing)의 발생을 피할 수 없으며, 도 2a에 도시된 바와 같이, 텅스텐막의 CMP 후에 부분적으로 디싱 즉, 단차(A1)가 발생된 표면을 얻게 된다.
또한, 도 2d에 도시된 바와 같이, 트렌치 내에 최종적으로 구리배선(5a)이 형성되지만, 이와 더불어 제2층간절연막의 단차에 구리 잔류물이 남게 되어 구리 잔류물이 인접하는 구리배선들간의 브릿지(bridge)를 유발하게 된다.
결국, 종래의 CMP 공정을 이용한 구리배선 형성방법에서는 필연적으로 구리 잔류물이 발생되므로, 이러한 구리 잔류물에 의해 제품 신뢰성을 확보할 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 텅스텐 CMP 공정에서 가열된 슬러리를 제공함으로써, 텅스텐의 제거 속도를 향상시켜 CMP 공정을 진행하는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 텅스텐 CMP(Chemical Mechanical Polishing) 후의 이상적인 기판을 도시한 단면도.
도 2a 내지 도 2d는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
31 : 반도체 기판 33 : 층간절연막
35 : 컨택홀 37 : 텅스텐막
39 : 텅스텐 플러그
상기 목적을 달성하기 위한 본 발명은, 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계; 상기 금속배선용 컨택홀 및 층간절연막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막에 가열된 DI를 공급하는 단계; 상기 텅스텐막에 가열된 슬러리를 공급하여 CMP하는 단계; 및 상기 층간절연막이 노출될때까지 냉각된 DI 및 가열된 슬러리를 함께 공급하면서 CMP하여 상기 컨택홀 내에 텅스텐 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소정의 하부패턴들(도시안됨)이 형성된 반도체 기판(31) 상에 층간절연막(33)을 형성하고 상기 층간절연막(33)의 소정 부분을 식각하여 컨택홀(35)을 형성한 후에 텅스텐막(37)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 상기 텅스텐막(37)에 CMP 공정을 진행하기 위해 슬러리 공급 장치로부터 가열된 DI(Deionized)(39)를 공급하여 첫 번째CMP 공정을 진행한다. 이때, 첫 번째 CMP 공정에서는 1~3 PSI 정도의 압력 및 200 RPM(Revolution Per Minute) 이하의 조건에서 DI를 원하는 온도 수준으로 가열한다. 또한, 첫 번째 CMP 공정단계에서는 화학적 반응을 사용하여 텅스텐막(37)을 제거하므로, 물리적 반응으로 인해 발생하는 균일성(Uniformity) 불량이 개선될 수 있다.
그 다음, 도 3c에 도시된 바와 같이, 상기 텅스텐막(37)에 가열된 DI를 공급하여 CMP를 진행한 후에 텅스텐막(37)에 가열된 슬러리(41)를 공급하여 화학적 반응을 활성화시킨다. 이때, 가열된 슬러리(41)는 H2O2및 연마제(Abrasive)를 혼합한 것이다. 여기에서, 슬러리는 30℃∼90℃ 이내의 온도로 가열한다. 또한, 가열된 슬러리(41)를 공급하여 CMP 공정을 진행하게 되면, 텅스텐막(37)을 쉽게 제거할 수 있어 슬러리의 사용을 감소시킬 수 있다.
이어서, 도 3d에 도시된 바와 같이, 상기 텅스텐막(37)에 가열된 슬러리(41)를 공급하여 CMP를 진행한 후에 텅스텐막(37)에 냉각된 DI(43)를 소량 공급하여 두 번째 CMP 공정을 진행한다. 이때, 물리적 또는 화학적 반응이 일어나도록 가열된 슬러리는 계속 공급되나 냉각된 DI(43)의 유입으로 화학적 반응은 전 단계에 비해 억제된다. 또한, 이 단계는 텅스텐막(37)에 부식이 발생하는 단계이므로, 1~3 PSI 정도의 압력 및 200 RPM(Revolution Per Minute) 이상의 조건에서 CMP 공정을 진행한다.
그 다음, 도 3e에 도시된 바와 같이, CMP 공정을 종료하여 슬러리 공급을 중단하고 텅스텐막(37)에 세정을 실시하여 텅스텐 플러그(Plug)(39)를 형성한다.
따라서, 본 발명은 텅스텐막을 제거하기 위한 CMP 공정에서 가열된 슬러리를 이용하여 공정을 진행함으로써, 텅스텐막을 쉽게 제거할 수 있어 슬러리의 사용을 감소시키고 후속공정인 패터닝(Patterning) 공정에서 공정 마진을 확보할 수 있어 패터닝 불량을 감소시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 텅스텐막을 제거하기 위한 첫 번째 CMP 공정에서는 가열된 DI를 사용하여 CMP하고, 두 번째 CMP 공정에서는 가열된 슬러리를 사용하고, 그 다음 냉각된 DI와 가열된 슬러리를 함께 사용하여 공정을 진행함으로써, 산화막의 부식을 방지할 수 있으며, 텅스텐막의 제거율을 높여 슬러리의 사용을 감소시킬 수 있다.
또한, CMP 공정을 진행한 후에 후속공정인 패터닝 공정에서 공정 마진을 확보할 수 있으므로, 패터닝 불량을 감소시킬 수 있다.

Claims (5)

  1. 하부패턴들이 형성된 반도체 기판 상에 금속배선용 컨택홀과 라인 형태의 스페이싱 패턴을 갖는 층간절연막을 형성하는 단계;
    상기 금속배선용 컨택홀 및 층간절연막 상에 텅스텐막을 형성하는 단계;
    상기 텅스텐막에 가열된 DI를 공급하는 단계;
    상기 텅스텐막에 가열된 슬러리를 공급하여 CMP하는 단계; 및
    상기 층간절연막이 노출될때까지 냉각된 DI 및 가열된 슬러리를 함께 공급하면서 CMP하여 상기 컨택홀 내에 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 가열된 DI를 공급하는 단계는, 1~3 PSI의 압력 및 200RPM 이하의 공정 조건을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 가열된 슬러리는 30℃∼90℃ 이내의 온도로 가열하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 가열된 슬러리는 H2O2및 연마제를 혼합한 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 텅스텐 플러그를 형성하는 단계는, 1~3 PSI의 압력 및 200RPM 이상의 공정 조건을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100829598B1 (ko) * 2006-11-16 2008-05-14 삼성전자주식회사 고 평탄화 화학 기계적 연마 방법 및 반도체 소자의제조방법
KR100840655B1 (ko) * 2006-12-29 2008-06-24 동부일렉트로닉스 주식회사 화학기계적 연마장치
CN103578918A (zh) * 2012-07-24 2014-02-12 无锡华润上华科技有限公司 降低半导体晶片表面电弧缺陷的方法

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