KR20010058992A - 화학적기계적 연마 방법을 이용한 반도체 소자 제조 방법 - Google Patents
화학적기계적 연마 방법을 이용한 반도체 소자 제조 방법 Download PDFInfo
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Abstract
본 발명은 CMP 공정에서 배선금속막이 과도하게 연마되는 디싱과 산화막의 침식을 억제할 수 있으며 동시에 연마속도를 향상시킬 수 있는, 화학적기계적 연마 공정을 이용한 반도체 소자 제조 방법에 관한 것으로, 연마속도가 낮은 배선금속 박막의 화학적기계적 연마시 1차로 공급되는 슬러리의 온도를 증가시켜 슬러리와 금속박막 표면과의 화학적 반응을 촉진시킴으로써 금속박막의 화학적 연마속도를 증진시켜 전체 연마속도를 향상시키고, 이후 2차의 CMP 공정에서는 다시 공급되는 슬러리의 온도를 냉각시켜 배선금속 박막의 디싱을 방지함으로써 연마 공정 후 웨이퍼 내의 균일도를 증가시키는데 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 반도체 소자의 배선 형성 방법에 관한 것이다.
화학적기계적 연마(chemical mechanical polishing, 이하 CMP라 함) 기술을이용하여 알루미늄, 구리 등의 금속배선을 형성하는 공정은, 층간절연막에 트렌치를 형성한 다음, Ti, TiN, Ta, TaN 등과 같은 장벽금속막(barrier metal layer) 및 배선금속 박막을 증착한 후 CMP를 통해 층간절연막 상부에 있는 모든 금속박막을 제거하는 과정으로 이루어진다. 하지만 소자의 특성상 트렌치의 깊이가 1 ㎛ 정도로 깊기 때문에 필연적으로 배선금속 박막의 두께가 두꺼워질 수밖에 없다. 특히 상용화된 슬러리를 사용하여 알루미늄과 같이 연마속도가 상대적으로 낮은(참고로 알루미늄의 연마속도는 2500 Å/분이다) 배선금속을 CMP할 경우에는 4분 이상 장시간의 연마공정이 필요하게 된다.
이와 같이 배선금속 박막의 연마공정에서 연마시간이 길어질수록, 트렌치와 콘택의 배선금속이 과도하게 연마되는 디싱(dishing)과 산화막 침식(erosion) 현상이 관찰된다. 또한 CMP 공정시 이러한 금속디싱과 산화막 침식 현상은 패턴밀도에 크게 의존하기 때문에 연마 공정 후 웨이퍼 상의 균일도가 크게 차이나서 후속 공정에 영향을 주게 된다. 또한, 공정시간이 증가되어 단위 웨이퍼당 연마에 필요한 슬러리의 양이 증가하여 비용이 증가되고, 전체 수율이 감소하는 문제가 있다.
전술한 문제점을 해결하기 위하여 여러 가지 배선 금속용 슬러리에 대한 개발이 완료되거나 진행 중에 있다. 그러나, 배선금속 박막의 CMP에서 요구되는 연마속도와 금속배선 박막의 디싱 특성을 동시에 만족시키는 슬러리는 아직 개발되어 있지 않고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 CMP 공정에서 배선금속막이 과도하게 연마되는 디싱과 산화막의 침식을 억제할 수 있으며 동시에 연마속도를 향상시킬 수 있는, 화학적기계적 연마 공정을 이용한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도3은 본 발명의 일실시예에 따른, 화학적기계적 연마 방법을 이용한 반도체 소자의 배선 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
1: 반도체 기판 2: 층간절연막
3: 콘택홀 4: 장벽금속막
5: 배선금속막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 연마정지막 상에 연마대상막을 형성하는 제1 단계; 1차 화학적기계적 연마로 상기 연마대상막을 제거하되, 상기 연마정지막 상에 상기 연마대상막의 일부를 잔류시키는 제2 단계; 및 상기 제2 단계 보다 낮은 온도의 슬러리를 공급하면서, 상기 연마대상막을 2차 화학적기계적 연마하여 상기 연마정지막을 노출시키는 제3 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 장벽금속막 및 배선금속막을 차례로 형성하는 제1 단계; 1차 화학적기계적 연마로 상기 장벽금속막 및 상기 배선금속막을 제거하되, 상기 층간절연막 상에 상기 장벽금속막의 일부를 잔류시키는 제2 단계; 및 상기 제2 단계 보다 낮은 온도의 슬러리를 공급하면서, 상기 장벽금속막을 2차 화학적기계적 연마하여 상기 층간절연막을 노출시키는 제3 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
일반적으로 CMP 방법으로 막의 표면을 평탄화시킬 경우, 슬러리 내에 포함되어 있는 화학성분과 막 표면과의 화학반응을 통해 화학적 연마가 발생되고 이와 동시에 표면에 새로운 특성을 가지는 막이 형성된다. 이렇게 형성된 새로운 표면층은 다시 기계적 연마를 통해 제거됨으로써 평탄화를 이루게 된다. 특히 금속박막의 CMP 경우는 산화막의 CMP 경우보다 전체 연마공정에서 화학반응이 미치는 효과가 훨씬 더 크다. 따라서, 연마속도가 낮은 금속 박막의 경우 슬러리와 금속박막 표면과의 화학 반응속도를 증진시키면 전체 연마속도를 훨씬 증가시킬 수 있고, 반대로 화학반응 속도를 감소시키면 배선금속의 디싱현상을 감소시킬 수 있다.
상용화된 슬러리를 사용하여 배선 금속 박막을 CMP 방법으로 연마할 경우, 금속 박막의 표면은 슬러리에 포함되어 있는 산화제 성분과 반응하여 표면에 산화막을 형성하고, 형성된 산화막은 슬러리 내의 연마제(Abrasive)에 의해 기계적인 방법으로 연마되어 제거된다. 기계적 연마에 의해 새로운 표면이 드러나면 슬러리의 화학성분에 의해 화학적 연마와 동시에 표면 산화층이 형성되고 이 단계를 반복하면서 평탄화가 이루어진다. 이 과정에서 공급되는 슬러리의 온도를 증가시키면 슬러리와 금속박막 표면과의 화학적 반응이 촉진되어 금속박막의 화학적 연마속도가 증진되고 결국 전체 연마속도가 향상된다. 그러나, 슬러리의 온도를 증가시켜 슬러리와 배선금속 표면과의 화학적 연마 속도가 증진되면 트렌치나 콘택이 드러날 경우 배선금속의 디싱현상이 더욱 심해지는 문제가 발생한다. 따라서 슬러리의 온도를 증가시켜 표면에 두껍게 존재하는 대부분의 배선금속 박막을 제거한 후 콘택이나 트렌치가 드러나기 직전에는 다시 공급되는 슬러리의 온도를 냉각시킨다면 디싱 현상을 방지할 수 있다.
본 발명은 연마속도가 낮은 배선금속 박막의 화학적기계적 연마시 1차로 공급되는 슬러리의 온도를 증가시켜 슬러리와 금속박막 표면과의 화학적 반응을 촉진시킴으로써 금속박막의 화학적 연마속도를 증진시켜 전체 연마속도를 향상시키고, 이후 2차 단계에서는 다시 공급되는 슬러리의 온도를 냉각시켜 배선금속 박막의 디싱을 방지하여 연마 공정 후 웨이퍼 내의 균일도를 증가시키는데 특징이 있다.
또한, 본 발명은 산화막이나 폴리실리콘의 연마속도 향상목적으로도 적용가능하며 특히 PB-SOI(patterened & bonded silicon on insulator)의 CMP와 같이 장시간의 연마가 요구되는 공정에 적용가능하다.
이하, 첨부된 도면 도1 내지 도3을 참조하여 본 발명의 일실시예에 따른, 화학적기계적 연마를 이용한 반도체 소자의 배선 형성 방법을 보다 상세히 설명한다.
먼저, 도1에 도시한 바와 같이 반도체 기판(1) 상부에 형성된 층간절연막(2)을 선택적으로 식각하여 반도체 기판(1) 또는 도전층을 노출시키는 콘택홀(3)을 형성한 다음, 전체 구조 상에 장벽금속막(4) 및 배선금속막(5)을 형성한다. 상기 층간절연막(2)의 연마정지막이고, 콘택홀(3)은 트렌치 형태가 될 수도 있다. 한편, 상기 장벽금속막(4)은 Ti, TiN, Ta 또는 TaN으로 형성하고, 상기 배선금속막(5)은 Al으로 형성한다.
다음으로, 도2에 도시한 바와 같이 1차 CMP 공정을 실시하여 콘택홀(3) 및층간절연막(2) 상에 존재하는 두꺼운 배선금속막(5)과 장벽금속막(4)을 제거한다. 이러한 1차 CMP 공정은 50 ℃ 내지 100 ℃의 슬러리 온도 조건에서 실시하여 배선금속막(5)의 연마속도를 증진시킴으로써 전체 공정시간을 단축시킨다.
한편, 1차 CMP 공정에서 연마압력은 종래 금속배선 연마 공정에서 사용되는 조건인 3 psi 보다 높은 5.5 psi에서 실시하며 플래튼(platen)과 헤드(head)의 속도를 150 rpm으로 하여 연마속도를 증진시킨다.
그리고, 1차 CMP 공정으로 콘택홀(3)에서 배선금속막의 디싱이 일어나는 것을 방지하기 위하여 층간절연막 상에 장벽금속막(4)의 일부가 잔류되도록 한다.
다음으로, 도3에 도시한 바와 같이 2차 CMP 공정을 실시하여 층간절연막(2) 그리고 콘택홀 내부의 장벽금속막(4) 및 배선금속막(5)을 노출시킨다.
이와 같이 2차 CMP 공정에서는 공급되는 슬러리의 온도는 0 ℃ 내지 50 ℃가 되도록 하고 연마압력은 3 psi, 연마속도는 100 rpm이 되도록 함으로써, 1차 CMP 공정에서 보다 슬러리를 냉각시켜 슬러리와의 화학반응 속도를 낮춘다. 이에 따라, 배선금속의 디싱현상 없이 층간절연막의 상부에 잔존하는 장벽금속막을 모두 제거할 수 있다.
이후, 웨이퍼 표면에 남아 있는 슬러리 잔여물 또는 CMP 공정에서 발생한 부산물, 결함 등을 제거하기 위한 추가의 CMP 공정 및 세정 공정을 실시한다.
상용화된 금속의 화학적기계적 연마 공정에서 사용되는 슬러리를 이용하여 연마공정을 실시할 경우, Ti, TiN, Ta, TaN 등과 같은 장벽금속막의 연마속도는 배선금속막의 연마속도 보다 느리다. 특히 배선금속막으로서 알루미늄 또는 구리를형성할 경우 CMP 공정시 장벽금속막에 대한 배선금속막의 연마선택비는 8:1 정도로 장벽금속의 연마속도가 매우 낮다. 비록 금속배선 형성 공정에서 증착되는 장벽금속막의 두께는 수백 Å에 불과하지만, 연마선택비가 클 경우에 대부분의 금속 디싱은 장벽금속막 연마과정 중에 발생한다.
따라서, 1차 CMP 공정이 2차 CMP 공정 보다 더 연마가 잘되도록 하기 위하여 공급되는 슬러리의 온도를 증가시켜 배선금속막과 하부에 존재하는 장벽금속막의 대부분이 제거되도록 조절하되, 금속배선의 디싱을 방지하기 위해서는 반드시 층간절연막의 상부에 장벽금속막의 일부를 남겨야 한다.
2차 CMP 단계에서 금속배선의 디싱을 방지하기 위해서는 공급되는 슬러리의 온도를 냉각시켜 화학적 연마속도를 저하시킴과 동시에 연마압력을 낮추어 배선금속 박막의 디싱없이 장벽 금속을 제거한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 CMP 공정을 두 단계로 나누어 첫 번째 단계에서는 높은 슬러리의 온도, 연마압력 및 연마속도 조건에서 두꺼운 배선금속 박막과 그 하부에 존재하는 장벽금속막의 일부를 쉽게 제거하고, 두 번째 단계에서상대적으로 낮은 슬러리의 온도, 연마압력 및 연마속도 조건으로 층간절연막 위에 잔존하는 장벽금속막을 균일하게 제거함으로써, CMP 공정에 따른 배선금속막 디싱이나 산화막 침식이 발생하지 않아 후속 공정에서 공정마진 확보가 용이할 뿐만 아니라 전체 공정시간이 감소되어 수율을 증가시킬 수 있고, 단위 웨이퍼당 공정 비용을 크게 감소시킬 수 있는 효과가 있다.
Claims (7)
- 반도체 소자 제조 방법에 있어서,반도체 기판 상부에 형성된 연마정지막 상에 연마대상막을 형성하는 제1 단계;1차 화학적기계적 연마로 상기 연마대상막을 제거하되, 상기 연마정지막 상에 상기 연마대상막의 일부를 잔류시키는 제2 단계; 및상기 제2 단계 보다 낮은 온도의 슬러리를 공급하면서, 상기 연마대상막을 2차 화학적기계적 연마하여 상기 연마정지막을 노출시키는 제3 단계를 포함하는 반도체 소자 제조 방법.
- 반도체 소자 제조 방법에 있어서,반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 장벽금속막 및 배선금속막을 차례로 형성하는 제1 단계;1차 화학적기계적 연마로 상기 장벽금속막 및 상기 배선금속막을 제거하되, 상기 층간절연막 상에 상기 장벽금속막의 일부를 잔류시키는 제2 단계; 및상기 제2 단계 보다 낮은 온도의 슬러리를 공급하면서, 상기 장벽금속막을 2차 화학적기계적 연마하여 상기 층간절연막을 노출시키는 제3 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제3 단계는,상기 제2 단계 보다 높은 연마압력 및 연마속도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 제3 단계 후,상기 반도체 기판 상부에 남아 있는 상기 슬러리 잔여물, 부산물 및 결함을 제거하기 위한, 추가의 화학적기계적 공정 및 세정 공정을 실시하는 제4 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 장벽금속막을 Ti, TiN, Ta 또는 TaN으로 형성하고,상기 배선금속막을 Al으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 제2 단계에서,상기 슬러리의 온도는 50 ℃ 내지 100 ℃이고,상기 제3 단계에서,상기 슬러리의 온도는 0 ℃ 내지 50 ℃인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 제2 단계는,5.5 psi 연마압력, 150 rpm의 연마속도에서 실시하고,상기 제3 단계는5.5 psi 연마압력, 150 rpm의 연마속도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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|---|---|---|---|---|
| KR20030020855A (ko) * | 2001-09-04 | 2003-03-10 | 엔이씨 일렉트로닉스 코포레이션 | 금속배선의 형성방법 |
| CN110328561A (zh) * | 2018-03-30 | 2019-10-15 | 长鑫存储技术有限公司 | 化学机械研磨方法、系统及金属插塞的制备方法 |
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| WITN | Withdrawal due to no request for examination |