JP2001015460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001015460A JP2001015460A JP11186990A JP18699099A JP2001015460A JP 2001015460 A JP2001015460 A JP 2001015460A JP 11186990 A JP11186990 A JP 11186990A JP 18699099 A JP18699099 A JP 18699099A JP 2001015460 A JP2001015460 A JP 2001015460A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- film
- polishing step
- buried
- buried film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005498 polishing Methods 0.000 claims abstract description 175
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 14
- 239000002002 slurry Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 9
- 230000003628 erosive effect Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 158
- 229910052581 Si3N4 Inorganic materials 0.000 description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 29
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 229910000420 cerium oxide Inorganic materials 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000006061 abrasive grain Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- LOAUVZALPPNFOQ-UHFFFAOYSA-N quinaldic acid Chemical compound C1=CC=CC2=NC(C(=O)O)=CC=C21 LOAUVZALPPNFOQ-UHFFFAOYSA-N 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】エロージョンの増加を招くことなく、ダマシン
配線を形成すること。 【解決手段】ダマシン配線となるＣｕ膜２５を配線溝２
３を埋め込むように層間絶縁膜２２上に堆積し、次に層
間絶縁膜２２が露出しないようにＣｕ膜２５の表面をＣ
ＭＰ法により平坦にし、残ったＣｕ膜２５の膜厚から研
磨終了時間を求め、その時間だけさらにＣｕ膜２５をＣ
ＭＰ法により研磨する。
配線を形成すること。 【解決手段】ダマシン配線となるＣｕ膜２５を配線溝２
３を埋め込むように層間絶縁膜２２上に堆積し、次に層
間絶縁膜２２が露出しないようにＣｕ膜２５の表面をＣ
ＭＰ法により平坦にし、残ったＣｕ膜２５の膜厚から研
磨終了時間を求め、その時間だけさらにＣｕ膜２５をＣ
ＭＰ法により研磨する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＰ法による研
磨工程を有する半導体装置の製造方法に関する。
磨工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の製造分野において、
半導体装置の高集積化、半導体素子の微細化に伴い、種
々の微細加工技術が開発されている。その中でも、ＣＭ
Ｐ技術は、埋込み金属配線、埋込み素子分離などの埋込
み構造を形成するために欠かすことのできない必須の要
素技術になっている。
半導体装置の高集積化、半導体素子の微細化に伴い、種
々の微細加工技術が開発されている。その中でも、ＣＭ
Ｐ技術は、埋込み金属配線、埋込み素子分離などの埋込
み構造を形成するために欠かすことのできない必須の要
素技術になっている。
【０００３】この種の埋込み構造、例えば埋込み金属配
線はＣＭＰ法を用いて以下のように従来は形成してい
た。すなわち、層間絶縁膜上にライナー膜を形成し、こ
のストッパ膜および層間絶縁膜をパターニングして配線
溝を形成し、次に配線溝の深さよりも厚い金属膜を層間
絶縁膜上に堆積し、金属膜の初期膜厚からジャストポリ
ッシングとなる研磨時間を推定し、この推定した研磨時
間（推定ジャストポリッシング時間）だけＣＭＰ法によ
り金属膜を研磨し、配線溝外の余剰な金属膜を除去し
て、埋込み金属配線を形成していた。
線はＣＭＰ法を用いて以下のように従来は形成してい
た。すなわち、層間絶縁膜上にライナー膜を形成し、こ
のストッパ膜および層間絶縁膜をパターニングして配線
溝を形成し、次に配線溝の深さよりも厚い金属膜を層間
絶縁膜上に堆積し、金属膜の初期膜厚からジャストポリ
ッシングとなる研磨時間を推定し、この推定した研磨時
間（推定ジャストポリッシング時間）だけＣＭＰ法によ
り金属膜を研磨し、配線溝外の余剰な金属膜を除去し
て、埋込み金属配線を形成していた。
【０００４】しかしながら、この種の従来の埋込み配線
の形成方法には以下のような問題があった。すなわち、
ウェハ間の研磨速度の差や、研磨中に研磨速度が変化す
ることによって、実際にジャストポリッシングとなる研
磨時間（実ジャストポリッシング時間）と、推定ジャス
トポリッシング時間との差を小さくすることができず、
その結果としてオーバーポリッシングを行うと、ディッ
シングが大きくなるという問題があった。
の形成方法には以下のような問題があった。すなわち、
ウェハ間の研磨速度の差や、研磨中に研磨速度が変化す
ることによって、実際にジャストポリッシングとなる研
磨時間（実ジャストポリッシング時間）と、推定ジャス
トポリッシング時間との差を小さくすることができず、
その結果としてオーバーポリッシングを行うと、ディッ
シングが大きくなるという問題があった。
【０００５】また、ウェハ面内での膜厚ばらつき、研磨
レートのばらつきを考慮すると、研磨時間は、ウェハ面
内で最初に埋込み配線が仕上がる部分での研磨時間ｔ1
より長めに設定する必要がある。
レートのばらつきを考慮すると、研磨時間は、ウェハ面
内で最初に埋込み配線が仕上がる部分での研磨時間ｔ1
より長めに設定する必要がある。
【０００６】通常、３０〜５０％程度長くするので、研
磨時間ｔ1 が１８０秒とすると、超過分の研磨時間は５
４〜９０秒となる。最初に埋込み構造が仕上がる部分で
は、これだけの時間余分に研磨が行われることになる。
磨時間ｔ1 が１８０秒とすると、超過分の研磨時間は５
４〜９０秒となる。最初に埋込み構造が仕上がる部分で
は、これだけの時間余分に研磨が行われることになる。
【０００７】そのため、配線間隔の狭い埋込み配線と配
線間隔の広い埋込み配線が混在する場合、最初に仕上が
る配線間隔の狭い埋込み配線には、大きなエロージョン
が生じてしまう。また、配線幅の狭い埋込み配線と配線
幅の広い埋込み配線が混在する場合、最初に仕上がる配
線幅の広い埋込み配線には、大きなディッシングが生じ
てしまう。このような事態は、半導体装置の高集積化、
半導体素子の微細化が進むほど深刻なる。
線間隔の広い埋込み配線が混在する場合、最初に仕上が
る配線間隔の狭い埋込み配線には、大きなエロージョン
が生じてしまう。また、配線幅の狭い埋込み配線と配線
幅の広い埋込み配線が混在する場合、最初に仕上がる配
線幅の広い埋込み配線には、大きなディッシングが生じ
てしまう。このような事態は、半導体装置の高集積化、
半導体素子の微細化が進むほど深刻なる。
【０００８】なお、図４に、従来の埋込み配線を形成す
るに用いられるＣＭＰの特性を示しておく。埋込み配線
を形成する場合、厚めの金属膜を堆積し、荷重依存性の
高いＣＭＰで金属膜を研磨する。しかし、この場合、被
研磨面が平坦になるとＣＭＰ速度が極端に低下する。ま
た、薄めに金属膜を堆積すると、ディッシングが生じや
すい。
るに用いられるＣＭＰの特性を示しておく。埋込み配線
を形成する場合、厚めの金属膜を堆積し、荷重依存性の
高いＣＭＰで金属膜を研磨する。しかし、この場合、被
研磨面が平坦になるとＣＭＰ速度が極端に低下する。ま
た、薄めに金属膜を堆積すると、ディッシングが生じや
すい。
【０００９】
【発明が解決しようとする課題】上述の如く、従来のＣ
ＭＰ法を用いた埋込み配線の形成方法は、実ジャストポ
リッシング時間と推定ジャストポリッシングとの差を小
さくすることができないために、オーバーポリッシング
を行うとエロージョンが大きくなるという問題があっ
た。
ＭＰ法を用いた埋込み配線の形成方法は、実ジャストポ
リッシング時間と推定ジャストポリッシングとの差を小
さくすることができないために、オーバーポリッシング
を行うとエロージョンが大きくなるという問題があっ
た。
【００１０】本発明は、上記事情を考慮してなされたも
ので、ＣＭＰ法を用いて埋込み構造を形成する際に、オ
ーバーポリッシングを行ってもエロージョンが大きくな
らない半導体装置の製造方法を提供することを目的とす
る。
ので、ＣＭＰ法を用いて埋込み構造を形成する際に、オ
ーバーポリッシングを行ってもエロージョンが大きくな
らない半導体装置の製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る半導体装置の製造方法は、表
面に溝を有する下地を形成する工程と、前記下地上に埋
込み膜を形成し、前記溝内を前記埋込み膜で埋め込む工
程と、ＣＭＰ法により前記埋込み膜の研磨を行う第１の
研磨工程であって、前記下地が露出する前に前記研磨を
停止する第１の研磨工程と、ＣＭＰ法により前記埋込み
膜の研磨を行う第２の研磨工程であって、前記溝外の前
記埋込み膜が除去されるまで前記研磨を行う第２の研磨
工程とを有することを特徴とする。
するために、本発明に係る半導体装置の製造方法は、表
面に溝を有する下地を形成する工程と、前記下地上に埋
込み膜を形成し、前記溝内を前記埋込み膜で埋め込む工
程と、ＣＭＰ法により前記埋込み膜の研磨を行う第１の
研磨工程であって、前記下地が露出する前に前記研磨を
停止する第１の研磨工程と、ＣＭＰ法により前記埋込み
膜の研磨を行う第２の研磨工程であって、前記溝外の前
記埋込み膜が除去されるまで前記研磨を行う第２の研磨
工程とを有することを特徴とする。
【００１２】［作用］従来は、図５に示すように、溝上
の最低膜厚が溝の深さよりも厚くなるように被研磨膜を
堆積し、１回の研磨工程により下地が露出するまで埋込
み膜を研磨していた。また、研磨の終了時間は埋込み膜
の初期膜厚ｄA に基づいて推定していた。
の最低膜厚が溝の深さよりも厚くなるように被研磨膜を
堆積し、１回の研磨工程により下地が露出するまで埋込
み膜を研磨していた。また、研磨の終了時間は埋込み膜
の初期膜厚ｄA に基づいて推定していた。
【００１３】これに対し、本発明（請求項１〜請求項１
０）は、図５に示すように、２回の研磨工程により溝が
露出するまで埋込み膜を研磨するので、研磨の終了時間
は２回目の研磨工程（第２の研磨工程）の開始時におけ
る埋込み膜の膜厚ｄB に基づいて推定することができ
る。
０）は、図５に示すように、２回の研磨工程により溝が
露出するまで埋込み膜を研磨するので、研磨の終了時間
は２回目の研磨工程（第２の研磨工程）の開始時におけ
る埋込み膜の膜厚ｄB に基づいて推定することができ
る。
【００１４】したがって、本発明によれば、従来方法に
比べて、より薄い埋込み膜についてその研磨の終了時間
を求めれば済むので、実ジャストポリッシング時間と推
定ジャストポリッシング時間との差を小さくできる。そ
の結果、図５に示すように、本発明にて生じるオーバー
ポリッシングによるディッシングΔｄB は、従来方法に
て生じるディッシングΔｄA に比べて小さくなる。
比べて、より薄い埋込み膜についてその研磨の終了時間
を求めれば済むので、実ジャストポリッシング時間と推
定ジャストポリッシング時間との差を小さくできる。そ
の結果、図５に示すように、本発明にて生じるオーバー
ポリッシングによるディッシングΔｄB は、従来方法に
て生じるディッシングΔｄA に比べて小さくなる。
【００１５】また、本発明（請求項９）では、最初の研
磨工程（第１の研磨工程）においては、埋込み膜の表面
が平坦になるまで研磨を行い、そして２回目の研磨工程
（第２の研磨工程）においては、溝外の下地が露出した
後、この露出した下地の研磨速度と埋込み膜との研磨速
度を略等しくしている。
磨工程（第１の研磨工程）においては、埋込み膜の表面
が平坦になるまで研磨を行い、そして２回目の研磨工程
（第２の研磨工程）においては、溝外の下地が露出した
後、この露出した下地の研磨速度と埋込み膜との研磨速
度を略等しくしている。
【００１６】そのため、溝間隔または溝幅が異なる埋込
み構造が混在する場合にオーバーエッチングを行って
も、全ての埋込み構造が同時に露出し、露出した面は略
同じ研磨速度で研磨される。
み構造が混在する場合にオーバーエッチングを行って
も、全ての埋込み構造が同時に露出し、露出した面は略
同じ研磨速度で研磨される。
【００１７】したがって、本発明（請求項９）によれ
ば、実ジャストポリッシング時間と推定ジャストポリッ
シング時間との差を小さくでき、かつ溝間隔または溝幅
が異なる埋込み構造が混在した場合にオーバーポリッシ
ングを行っても、大きなエロージョンまたはディシング
を生じずに済むようになる。
ば、実ジャストポリッシング時間と推定ジャストポリッ
シング時間との差を小さくでき、かつ溝間隔または溝幅
が異なる埋込み構造が混在した場合にオーバーポリッシ
ングを行っても、大きなエロージョンまたはディシング
を生じずに済むようになる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００１９】（第１の実施形態）図１は、本発明の第１
の実施形態に係る素子分離構造の形成方法を示す工程断
面図である。ここでは、ＳＴＩ（Shallow Trench Isola
tion）による素子分離構造について説明する。
の実施形態に係る素子分離構造の形成方法を示す工程断
面図である。ここでは、ＳＴＩ（Shallow Trench Isola
tion）による素子分離構造について説明する。
【００２０】まず、図１（ａ）に示すように、素子（不
図示）を形成したシリコン基板１上にストッパー膜とし
てのシリコン窒化膜２を形成し、次にシリコン窒化膜２
およびシリコン基板１をエッチングして、素子分離溝３
を形成する。ここでは、シリコン窒化膜２の膜厚は５０
ｎｍ、素子分離溝３の深さは２００ｎｍとする。
図示）を形成したシリコン基板１上にストッパー膜とし
てのシリコン窒化膜２を形成し、次にシリコン窒化膜２
およびシリコン基板１をエッチングして、素子分離溝３
を形成する。ここでは、シリコン窒化膜２の膜厚は５０
ｎｍ、素子分離溝３の深さは２００ｎｍとする。
【００２１】次に図１（ｂ）に示すように、厚さ３５０
ｎｍのＳｉＯ2 膜４を全面に堆積する。この結果、同図
（ｂ）に示すように、素子分離溝３はＳｉＯ2 膜４によ
って埋め込まれる。
ｎｍのＳｉＯ2 膜４を全面に堆積する。この結果、同図
（ｂ）に示すように、素子分離溝３はＳｉＯ2 膜４によ
って埋め込まれる。
【００２２】次に図１（ｃ）に示すように、シリコン窒
化膜２が露出する手前でＳｉＯ2 膜４の段差（凹凸）が
なくなるように、ＳｉＯ2 膜４をＣＭＰ法により研磨す
る（第１の研磨工程）。ここで、スラリーとしては、シ
リカ（砥粒）が分散されたものを使用した。また、研磨
パッドとしては、ロデール・ニッタ製のＩＣ１０００／
ＳＵＢＡ４００を使用した。これにより、残り膜厚Ｄを
５０〜１００ｎｍ以下にできる。
化膜２が露出する手前でＳｉＯ2 膜４の段差（凹凸）が
なくなるように、ＳｉＯ2 膜４をＣＭＰ法により研磨す
る（第１の研磨工程）。ここで、スラリーとしては、シ
リカ（砥粒）が分散されたものを使用した。また、研磨
パッドとしては、ロデール・ニッタ製のＩＣ１０００／
ＳＵＢＡ４００を使用した。これにより、残り膜厚Ｄを
５０〜１００ｎｍ以下にできる。
【００２３】ＳｉＯ2 膜４の段差（凹凸）の有無の判断
は、研磨中の定盤モーター電流、あるいはトップリング
モーター電流の変化に基づいて行うこともできる。ま
た、ＳｉＯ2 膜４の残り膜厚Ｄは正確に制御する必要が
ないので、ＳｉＯ2 膜４の段差（凹凸）の有無の判断
は、研磨時間に基づいて行うこともできる。
は、研磨中の定盤モーター電流、あるいはトップリング
モーター電流の変化に基づいて行うこともできる。ま
た、ＳｉＯ2 膜４の残り膜厚Ｄは正確に制御する必要が
ないので、ＳｉＯ2 膜４の段差（凹凸）の有無の判断
は、研磨時間に基づいて行うこともできる。
【００２４】次にＳｉＯ2 膜４の残り膜厚Ｄを測定し、
この測定結果に基づいて、追加研磨の時間を求める。残
り膜厚Ｄの測定は、スループットを向上させるために、
研磨装置内に膜厚測定装置を設置して行うことが望まし
い。また、残り膜厚Ｄの測定は、ＳｉＯ2 膜４の初期膜
厚、研磨速度および研磨時間に基づいて求めることもで
きる。
この測定結果に基づいて、追加研磨の時間を求める。残
り膜厚Ｄの測定は、スループットを向上させるために、
研磨装置内に膜厚測定装置を設置して行うことが望まし
い。また、残り膜厚Ｄの測定は、ＳｉＯ2 膜４の初期膜
厚、研磨速度および研磨時間に基づいて求めることもで
きる。
【００２５】次に図１（ｄ）に示すように、シリコン窒
化膜２をストッパー膜に用いて、ＳｉＯ2 膜４を求めた
追加研磨の時間だけさらにＣＭＰ法により研磨する（第
２の研磨工程）。
化膜２をストッパー膜に用いて、ＳｉＯ2 膜４を求めた
追加研磨の時間だけさらにＣＭＰ法により研磨する（第
２の研磨工程）。
【００２６】最後に、図１（ｅ）に示すように、従来技
術と同様に、シリコン窒化膜２を除去して素子分離構造
が完成する。
術と同様に、シリコン窒化膜２を除去して素子分離構造
が完成する。
【００２７】従来のＣＭＰ法を用いた素子分離構造の形
成方法では、１回のＣＭＰ工程によりシリコン窒化膜２
が露出するまで厚さ３５０ｎｍのＳｉＯ2 膜４を連続し
て研磨し、また研磨の終了時間はＳｉＯ2 膜４の初期膜
厚に基づいて推定していた。
成方法では、１回のＣＭＰ工程によりシリコン窒化膜２
が露出するまで厚さ３５０ｎｍのＳｉＯ2 膜４を連続し
て研磨し、また研磨の終了時間はＳｉＯ2 膜４の初期膜
厚に基づいて推定していた。
【００２８】これに対し、本実施形態の場合には、２回
の研磨工程によりシリコン窒化膜２が露出するまでＳｉ
Ｏ2 膜４を研磨するので、研磨の終了時間は２回目の研
磨工程（第２の研磨工程）の開始時におけるＳｉＯ2 膜
４の膜厚に基づいて推定することができる。
の研磨工程によりシリコン窒化膜２が露出するまでＳｉ
Ｏ2 膜４を研磨するので、研磨の終了時間は２回目の研
磨工程（第２の研磨工程）の開始時におけるＳｉＯ2 膜
４の膜厚に基づいて推定することができる。
【００２９】そのため、本実施形態の場合には、従来に
比べてより薄いＳｉＯ2 膜４についてその研磨の終了時
間を求めれば済むので、実ジャストポリッシング時間と
推定ジャストポリッシング時間との差を小さくでき、そ
の結果としてオーバーポリッシング時間を短くできる。
具体的には、第１の研磨工程における残り膜厚Ｄ（５０
〜１００ｎｍ）を知ることができるので、オーバーポリ
ッシング時間を従来の１／６〜１／１０以下にできた。
比べてより薄いＳｉＯ2 膜４についてその研磨の終了時
間を求めれば済むので、実ジャストポリッシング時間と
推定ジャストポリッシング時間との差を小さくでき、そ
の結果としてオーバーポリッシング時間を短くできる。
具体的には、第１の研磨工程における残り膜厚Ｄ（５０
〜１００ｎｍ）を知ることができるので、オーバーポリ
ッシング時間を従来の１／６〜１／１０以下にできた。
【００３０】したがって、本実施形態によれば、オーバ
ーポリッシングを行っても、ＳｉＯ 2 膜４のディッシン
グを小さくすることができる。また、幅の広い素子分離
溝と幅の狭い素子分離溝とが混在する場合、幅の広い素
子分離溝のほうがディッシングは大きくなるが、その量
も従来よりも少なくなる。そして、このようにディッシ
ングの抑制された素子分離構造を実現することで、素子
特性の向上を図れるようになる。
ーポリッシングを行っても、ＳｉＯ 2 膜４のディッシン
グを小さくすることができる。また、幅の広い素子分離
溝と幅の狭い素子分離溝とが混在する場合、幅の広い素
子分離溝のほうがディッシングは大きくなるが、その量
も従来よりも少なくなる。そして、このようにディッシ
ングの抑制された素子分離構造を実現することで、素子
特性の向上を図れるようになる。
【００３１】また、第１の工程後に膜厚測定を行う理由
から、第１の工程後の膜厚のばらつきはプロセス上問題
とならないため、第１のＣＭＰ工程でシリカスラリーを
使用することが可能である。
から、第１の工程後の膜厚のばらつきはプロセス上問題
とならないため、第１のＣＭＰ工程でシリカスラリーを
使用することが可能である。
【００３２】なお、第１のＣＭＰ工程と第２のＣＭＰ工
程とで、研磨特性を同一にする必要はない。例えば、デ
ィッシングの抑制がポイントとなる場合には、第２のＣ
ＭＰ工程において、シリコン窒化膜２に対するＳｉＯ2
膜４の研磨速度が小さくなるシリカ系のスラリーを用い
ると良い。
程とで、研磨特性を同一にする必要はない。例えば、デ
ィッシングの抑制がポイントとなる場合には、第２のＣ
ＭＰ工程において、シリコン窒化膜２に対するＳｉＯ2
膜４の研磨速度が小さくなるシリカ系のスラリーを用い
ると良い。
【００３３】（第２の実施形態）図２は、ＳＡＣ（セル
フアラインコンタクト）プロセスのためのキャップ絶縁
膜の形成方法を示す工程断面図である。
フアラインコンタクト）プロセスのためのキャップ絶縁
膜の形成方法を示す工程断面図である。
【００３４】まず、周知の方法（特願平８−１８３３３
６号）に従って、図２（ａ）に示す配線構造を形成す
る。図において、１１はシリコン基板、１２はシリコン
酸化膜、１３は配線溝、１４はスペーサとしてのシリコ
ン窒化膜、１５はＴｉ／ＴｉＮライナー膜、１６はＷ配
線をそれぞれ示している。ここで、Ｗ配線１６は、その
上面が配線溝１３の開口面より２２０ｎｍの低い位置に
なるように形成されている。
６号）に従って、図２（ａ）に示す配線構造を形成す
る。図において、１１はシリコン基板、１２はシリコン
酸化膜、１３は配線溝、１４はスペーサとしてのシリコ
ン窒化膜、１５はＴｉ／ＴｉＮライナー膜、１６はＷ配
線をそれぞれ示している。ここで、Ｗ配線１６は、その
上面が配線溝１３の開口面より２２０ｎｍの低い位置に
なるように形成されている。
【００３５】次に図２（ｂ）に示すように、厚さ３００
ｎｍのシリコン窒化膜（キャップ絶縁膜）１７を全面に
堆積する。この結果、同図（ｂ）に示すように、配線溝
１３はシリコン窒化膜１７によって埋め込まれる。
ｎｍのシリコン窒化膜（キャップ絶縁膜）１７を全面に
堆積する。この結果、同図（ｂ）に示すように、配線溝
１３はシリコン窒化膜１７によって埋め込まれる。
【００３６】次に図２（ｃ）に示すように、シリコン酸
化膜１２が露出する手前でシリコン窒化膜膜１７の表面
の段差（凹凸）がなくなるように、シリコン窒化膜１７
をＣＭＰ法により研磨する（第１の研磨工程）。
化膜１２が露出する手前でシリコン窒化膜膜１７の表面
の段差（凹凸）がなくなるように、シリコン窒化膜１７
をＣＭＰ法により研磨する（第１の研磨工程）。
【００３７】ここでは、スラリーとしては、シリカ５ｗ
ｔ％にリン酸２．５ｗｔ％を加えたものを使用する。ま
た、研磨パッドとしては、ロデール・ニッタ製のＩＣ１
０００／ＳＵＢＡ４００を使用する。また、荷重は４０
０ｇ／ｃｍ2 、トップリングとターンテーブルの回転数
は５０ｒｐｍとする。
ｔ％にリン酸２．５ｗｔ％を加えたものを使用する。ま
た、研磨パッドとしては、ロデール・ニッタ製のＩＣ１
０００／ＳＵＢＡ４００を使用する。また、荷重は４０
０ｇ／ｃｍ2 、トップリングとターンテーブルの回転数
は５０ｒｐｍとする。
【００３８】このような研磨により、表面に凹凸パター
ンを持った膜であるシリコン窒化膜１４の研磨速度は６
０ｎｍ／ｍｉｎとなる。これに対して、表面が平坦なシ
リコン窒化膜の研磨速度は１５ｎｍ／ｍｉｎである。す
なわち、第１の研磨工程において、シリコン窒化膜１４
の表面は短時間で平坦になる。
ンを持った膜であるシリコン窒化膜１４の研磨速度は６
０ｎｍ／ｍｉｎとなる。これに対して、表面が平坦なシ
リコン窒化膜の研磨速度は１５ｎｍ／ｍｉｎである。す
なわち、第１の研磨工程において、シリコン窒化膜１４
の表面は短時間で平坦になる。
【００３９】最後に、図２（ｄ）に示すように、トップ
リングおよびターンテーブルの回転数を７５ｒｐｍに変
更し、配線溝１３の外部の余剰なシリコン窒化膜１７が
完全に無くなるまで、シリコン窒化膜１７をＣＭＰ法に
より研磨する（第２の研磨工程）。
リングおよびターンテーブルの回転数を７５ｒｐｍに変
更し、配線溝１３の外部の余剰なシリコン窒化膜１７が
完全に無くなるまで、シリコン窒化膜１７をＣＭＰ法に
より研磨する（第２の研磨工程）。
【００４０】第２の研磨工程においては、表面が平坦な
シリコン窒化膜１７の研磨速度は６０ｎｍ／ｍｉｎとな
るので、余剰なシリコン窒化膜１７は短時間で除去され
る。
シリコン窒化膜１７の研磨速度は６０ｎｍ／ｍｉｎとな
るので、余剰なシリコン窒化膜１７は短時間で除去され
る。
【００４１】ただし、第２の研磨工程は研磨速度の荷重
依存性が小さいため、最初からこの第２の研磨工程で研
磨を行うと、配線幅の広いところが存在するとその部分
では研磨量が多くなってしまう。逆に第１の研磨工程を
続けると、表面が平坦になった時点から研磨速度が低下
するので、配線溝１３の外部のシリコン窒化１７を完全
に除去するのに時間がかかり、スループットが低下す
る。
依存性が小さいため、最初からこの第２の研磨工程で研
磨を行うと、配線幅の広いところが存在するとその部分
では研磨量が多くなってしまう。逆に第１の研磨工程を
続けると、表面が平坦になった時点から研磨速度が低下
するので、配線溝１３の外部のシリコン窒化１７を完全
に除去するのに時間がかかり、スループットが低下す
る。
【００４２】したがって、本実施形態のように、シリコ
ン窒化膜１７の研磨を２回のＣＭＰで行えば、1回のＣ
ＭＰで行った場合に比べて、シリコン窒化膜１７の埋込
み形状を短時間で平坦性の高いものとすることができる
ようになる。
ン窒化膜１７の研磨を２回のＣＭＰで行えば、1回のＣ
ＭＰで行った場合に比べて、シリコン窒化膜１７の埋込
み形状を短時間で平坦性の高いものとすることができる
ようになる。
【００４３】また、第１の実施形態と同様に実ジャスト
ポリッシング時間と推定ジャストポリッシング時間との
差を小さくできることから、オーバーポリッシングを行
ったり、幅の異なる配線溝１３が混在していても、ディ
ッシングを小さくできる。
ポリッシング時間と推定ジャストポリッシング時間との
差を小さくできることから、オーバーポリッシングを行
ったり、幅の異なる配線溝１３が混在していても、ディ
ッシングを小さくできる。
【００４４】（第３の実施形態）図３は、本発明の第３
の実施形態に係るダマシン配線の形成方法を示す工程断
面図である。ここでは、配線材料にＣｕを用いたＣｕダ
マシン配線について説明する。
の実施形態に係るダマシン配線の形成方法を示す工程断
面図である。ここでは、配線材料にＣｕを用いたＣｕダ
マシン配線について説明する。
【００４５】まず、図３（ａ）に示すように、プラグが
埋込み形成された層間絶縁膜（不図示）を有するシリコ
ン基板２１上に層間絶縁膜２２を形成し、次に層間絶縁
膜２２に深さ４００ｎｍの配線溝２３を形成する。な
お、ここでは、シングルダマシン配線の場合について説
明するが、本発明はデュアルダマシン配線にも有効であ
る。次に同図（ａ）に示すように、配線溝２３の内面を
被覆するように厚さ３０ｎｍのＴａＮライナー膜２４を
スパッタリング法で形成した後、ＴａＮライナー膜２４
上に厚さ６００ｎｍのＣｕ膜２５をＣＶＤ法で形成す
る。
埋込み形成された層間絶縁膜（不図示）を有するシリコ
ン基板２１上に層間絶縁膜２２を形成し、次に層間絶縁
膜２２に深さ４００ｎｍの配線溝２３を形成する。な
お、ここでは、シングルダマシン配線の場合について説
明するが、本発明はデュアルダマシン配線にも有効であ
る。次に同図（ａ）に示すように、配線溝２３の内面を
被覆するように厚さ３０ｎｍのＴａＮライナー膜２４を
スパッタリング法で形成した後、ＴａＮライナー膜２４
上に厚さ６００ｎｍのＣｕ膜２５をＣＶＤ法で形成す
る。
【００４６】次に図３（ｂ）に示すように、ＴａＮライ
ナー膜２４が露出する手前でＣｕ膜２５の表面の段差
（凹凸）がなくなるように、Ｃｕ膜２５をＣＭＰ法によ
り研磨する（第１のＣＭＰ工程）。
ナー膜２４が露出する手前でＣｕ膜２５の表面の段差
（凹凸）がなくなるように、Ｃｕ膜２５をＣＭＰ法によ
り研磨する（第１のＣＭＰ工程）。
【００４７】第１の研磨工程は段差をなくすことを目的
とし、平坦化効率の高い条件でＣＭＰを行う。具体的に
は、硬質研磨パッドを使用し、過酸化水素水／キナルジ
ン酸／アルミナ系スラリーを使用し、研磨時間を３分間
とする。このような研磨により、Ｃｕ膜２５の残膜が１
００ｎｍ程度残ったところで、段差はほとんど消滅す
る。
とし、平坦化効率の高い条件でＣＭＰを行う。具体的に
は、硬質研磨パッドを使用し、過酸化水素水／キナルジ
ン酸／アルミナ系スラリーを使用し、研磨時間を３分間
とする。このような研磨により、Ｃｕ膜２５の残膜が１
００ｎｍ程度残ったところで、段差はほとんど消滅す
る。
【００４８】最後に、図３（ｃ）に示すように、ソフト
研磨パッドを用い、Ｃｕ膜２５とＴａＮライナー膜２４
の研磨速度が略等しくなるようなスラリー、例えばアル
ミナとシリカの混晶粒子を含むスラリーを用いて、配線
溝２３の外部の余剰なＣｕ膜２５およびＴａＮライナー
膜２４が完全に無くなるまで、Ｃｕ膜２５およびＴａＮ
ライナー膜２４をＣＭＰ法により研磨し（第２のＣＭＰ
工程）、Ｃｕダマシン配線が完成する。
研磨パッドを用い、Ｃｕ膜２５とＴａＮライナー膜２４
の研磨速度が略等しくなるようなスラリー、例えばアル
ミナとシリカの混晶粒子を含むスラリーを用いて、配線
溝２３の外部の余剰なＣｕ膜２５およびＴａＮライナー
膜２４が完全に無くなるまで、Ｃｕ膜２５およびＴａＮ
ライナー膜２４をＣＭＰ法により研磨し（第２のＣＭＰ
工程）、Ｃｕダマシン配線が完成する。
【００４９】従来方法では、１回のＣＭＰ工程で、層間
絶縁膜２２およｂＴａＮライナー膜２４が露出するまで
Ｃｕ膜２５を研磨していた。この場合、Ｃｕ膜２５より
も研磨速度が遅いＴａＮライナー膜２４が共存するた
め、Ｃｕ膜２５には大きなディッシングが生じてしま
う。
絶縁膜２２およｂＴａＮライナー膜２４が露出するまで
Ｃｕ膜２５を研磨していた。この場合、Ｃｕ膜２５より
も研磨速度が遅いＴａＮライナー膜２４が共存するた
め、Ｃｕ膜２５には大きなディッシングが生じてしま
う。
【００５０】これに対し、本実施形態の場合には、２回
の研磨工程により層間絶縁膜２２が露出するまでＴａＮ
ライナー膜２４およびＣｕ 膜２５を研磨するので、研
磨の終了時間は２回目の研磨工程（第２の研磨工程）の
開始時におけるＣｕ膜２５の膜厚に基づいて推定するこ
とができる。
の研磨工程により層間絶縁膜２２が露出するまでＴａＮ
ライナー膜２４およびＣｕ 膜２５を研磨するので、研
磨の終了時間は２回目の研磨工程（第２の研磨工程）の
開始時におけるＣｕ膜２５の膜厚に基づいて推定するこ
とができる。
【００５１】そのため、本実施形態の場合には、従来に
比べてより薄いＣｕ膜２５についてその研磨の終了時間
を求めれば済むので、実ジャストポリッシング時間と推
定ジャストポリッシング時間との差を小さくでき、その
結果としてオーバーポリッシング時間を短くできる。具
体的には、第１の研磨工程におけるＣｕ膜２５の残り膜
厚１００ｎｍ以下（従来の約１／６以下）にできるの
で、オーバーポリッシング時間を従来の１／６以下に制
御することができる。
比べてより薄いＣｕ膜２５についてその研磨の終了時間
を求めれば済むので、実ジャストポリッシング時間と推
定ジャストポリッシング時間との差を小さくでき、その
結果としてオーバーポリッシング時間を短くできる。具
体的には、第１の研磨工程におけるＣｕ膜２５の残り膜
厚１００ｎｍ以下（従来の約１／６以下）にできるの
で、オーバーポリッシング時間を従来の１／６以下に制
御することができる。
【００５２】したがって、本実施形態によれば、オーバ
ーポリッシングを行ったり、配線幅の異なる配線溝２３
が混在していても、Ｃｕ膜２５のディッシングを小さく
することができ、また配線間隔（配線密度）の異なる配
線溝２３が存在してもエロージョンを小さくできる。
ーポリッシングを行ったり、配線幅の異なる配線溝２３
が混在していても、Ｃｕ膜２５のディッシングを小さく
することができ、また配線間隔（配線密度）の異なる配
線溝２３が存在してもエロージョンを小さくできる。
【００５３】さらに、本実施形態によれば、第２のＣＭ
Ｐ工程ではソフト研磨パッドを用いているので、Ｃｕ膜
２５の表面にスクラッチが発生することを効果的に抑制
できる。このようにエロージョン、ディシングを小さ
く、スクラッチを抑制できることによって、信頼性の高
いＣｕダマシン配線を実現できるようになる。
Ｐ工程ではソフト研磨パッドを用いているので、Ｃｕ膜
２５の表面にスクラッチが発生することを効果的に抑制
できる。このようにエロージョン、ディシングを小さ
く、スクラッチを抑制できることによって、信頼性の高
いＣｕダマシン配線を実現できるようになる。
【００５４】（第４の実施形態）本実施形態では、Ａｌ
ダマシン配線の形成方法について説明する。なお、工程
断面図は第３の実施形態の説明に用いた図３のそれと同
じであるので、図３を用い、ＴａＮライナー膜２４をＮ
ｂライナー膜２４、Ｃｕ膜２５をＡｌ膜２５とそれぞれ
読み替える。
ダマシン配線の形成方法について説明する。なお、工程
断面図は第３の実施形態の説明に用いた図３のそれと同
じであるので、図３を用い、ＴａＮライナー膜２４をＮ
ｂライナー膜２４、Ｃｕ膜２５をＡｌ膜２５とそれぞれ
読み替える。
【００５５】まず、図３（ａ）に示すように、素子（不
図示）を形成したシリコン基板２１上に層間絶縁膜２２
を形成し、次に層間絶縁膜２２に深さ５００ｎｍの配線
溝２３を形成する。次に同図（ａ）に示すように、配線
溝２３の内面を被覆するように厚さ３０ｎｍのＮｂライ
ナー膜２４を形成した後、Ｎｂライナー膜２４上に厚さ
８００ｎｍのＡｌ膜２５をＣＶＤ法で形成する。
図示）を形成したシリコン基板２１上に層間絶縁膜２２
を形成し、次に層間絶縁膜２２に深さ５００ｎｍの配線
溝２３を形成する。次に同図（ａ）に示すように、配線
溝２３の内面を被覆するように厚さ３０ｎｍのＮｂライ
ナー膜２４を形成した後、Ｎｂライナー膜２４上に厚さ
８００ｎｍのＡｌ膜２５をＣＶＤ法で形成する。
【００５６】次に図３（ｂ）に示すように、Ｎｂライナ
ー膜２４が露出する手前でＡｌ膜２５の表面の段差（凹
凸）がなくなるように、Ａｌ膜２５をＣＭＰ法により研
磨する（第１のＣＭＰ工程）。
ー膜２４が露出する手前でＡｌ膜２５の表面の段差（凹
凸）がなくなるように、Ａｌ膜２５をＣＭＰ法により研
磨する（第１のＣＭＰ工程）。
【００５７】ここでは、酸化セリウム製の砥石を用い
て、Ａｌ膜２５を約６００ｎｍ除去する。酸化セリウム
製の砥石を用いたＣＭＰは、樹脂製の研磨パッドを用い
たＣＭＰと異なり、研磨圧力による弾性変形が小さいた
め、凸部の研磨速度に対して凹部の研磨速度が遅く、平
坦化の高い加工が可能となる。そのため、配線幅や配線
間隔（配線密度）の異なるダマシン配線が混在する場合
でも研磨量の違いが生じにくく、Ａｌ膜２５を容易に平
坦化できる。
て、Ａｌ膜２５を約６００ｎｍ除去する。酸化セリウム
製の砥石を用いたＣＭＰは、樹脂製の研磨パッドを用い
たＣＭＰと異なり、研磨圧力による弾性変形が小さいた
め、凸部の研磨速度に対して凹部の研磨速度が遅く、平
坦化の高い加工が可能となる。そのため、配線幅や配線
間隔（配線密度）の異なるダマシン配線が混在する場合
でも研磨量の違いが生じにくく、Ａｌ膜２５を容易に平
坦化できる。
【００５８】最後に、図３（ｃ）に示すように、ロデー
ル・ニッタ製のＳｕｐｒｅｍｅ ＲＮ−Ｈのようなソフ
ト研磨パッドを用い、Ａｌ膜２５とＮｂライナー膜２４
の研磨速度が略等しくなるようなスラリー、例えばアル
ミナ粒子０．５ｗｔ％と過酸化水素水０．５％を含有す
るスラリーを用いて、配線溝２３の外部の余剰な厚さ２
００ｎｍのＡｌ膜２５およびＮｂライナー膜２４をＣＭ
Ｐ法により研磨し（第２のＣＭＰ工程）、Ａｌダマシン
配線が完成する。
ル・ニッタ製のＳｕｐｒｅｍｅ ＲＮ−Ｈのようなソフ
ト研磨パッドを用い、Ａｌ膜２５とＮｂライナー膜２４
の研磨速度が略等しくなるようなスラリー、例えばアル
ミナ粒子０．５ｗｔ％と過酸化水素水０．５％を含有す
るスラリーを用いて、配線溝２３の外部の余剰な厚さ２
００ｎｍのＡｌ膜２５およびＮｂライナー膜２４をＣＭ
Ｐ法により研磨し（第２のＣＭＰ工程）、Ａｌダマシン
配線が完成する。
【００５９】この第２のＣＭＰ工程はタッチアップ工程
を兼ねており、第１のＣＭＰ工程で生じたＡｌ膜２５の
表面のスクラッチは除去される。また、Ａｌ膜２５が全
面に残った状態でタッチアップを行うので、スクラッチ
を容易に取ることができる。
を兼ねており、第１のＣＭＰ工程で生じたＡｌ膜２５の
表面のスクラッチは除去される。また、Ａｌ膜２５が全
面に残った状態でタッチアップを行うので、スクラッチ
を容易に取ることができる。
【００６０】（第５の実施形態）本実施形態では、ＳＴ
Ｉの形成方法について説明する。なお、工程断面図は、
第１の実施形態の説明に用いた図１のそれと同じである
ので図１を用いて説明する。
Ｉの形成方法について説明する。なお、工程断面図は、
第１の実施形態の説明に用いた図１のそれと同じである
ので図１を用いて説明する。
【００６１】まず、ＣＭＰ前の工程である図１（ａ）と
図１（ｂ）に示した工程は第１の実施形態と同様の方法
で行う。
図１（ｂ）に示した工程は第１の実施形態と同様の方法
で行う。
【００６２】次に図１（ｃ）に示すように、ＣＭＰ法に
より、３５０ｎｍのＳｉＯ2 膜４をシリコン窒化膜２が
露出する手前でＳｉＯ2 膜４の段差（凹凸）がなくなる
まで段階まで研磨する（第１の研磨工程）。スラリー
は、砥粒として酸化セリウムを分散させ、界面活性剤を
添加したものを使用する。
より、３５０ｎｍのＳｉＯ2 膜４をシリコン窒化膜２が
露出する手前でＳｉＯ2 膜４の段差（凹凸）がなくなる
まで段階まで研磨する（第１の研磨工程）。スラリー
は、砥粒として酸化セリウムを分散させ、界面活性剤を
添加したものを使用する。
【００６３】また、研磨パッドは、ロデール・ニッタ製
のＩＣ１０００／ＳＵＢＡ４００を用いる。荷重は４０
０ｇ／ｃｍ2 、トップリングとターンテーブルの回転数
は５０ｒｐｍとする。
のＩＣ１０００／ＳＵＢＡ４００を用いる。荷重は４０
０ｇ／ｃｍ2 、トップリングとターンテーブルの回転数
は５０ｒｐｍとする。
【００６４】このような条件での研磨では、ウェハ表面
に凹凸がある場合、凸部の研磨速度は非常に速く４５０
ｎｍ／ｍｉｎであるが、ウェハ表面が平らになると研磨
速度が１０ｎｍ／ｍｉｎと極端に遅くなるため、研磨時
間を精密に制御せずに、研磨を９０ｓ行った残りの膜厚
Ｄは５０〜１００ｎｍに管理できる。
に凹凸がある場合、凸部の研磨速度は非常に速く４５０
ｎｍ／ｍｉｎであるが、ウェハ表面が平らになると研磨
速度が１０ｎｍ／ｍｉｎと極端に遅くなるため、研磨時
間を精密に制御せずに、研磨を９０ｓ行った残りの膜厚
Ｄは５０〜１００ｎｍに管理できる。
【００６５】次に図１（ｄ）に示すように、シリカ系の
スラリーを用いてシリコン窒化膜２が露出するまで研磨
を行う（第２の研磨工程）。このスラリーは第１の研磨
工程で用いたスラリーに比べてウェハ表面の凸部と凹部
の研磨速度の差が小さく、研磨によって表面が平らにな
ったあとでも研磨速度が１５０ｎｍ／ｍｉｎである。
スラリーを用いてシリコン窒化膜２が露出するまで研磨
を行う（第２の研磨工程）。このスラリーは第１の研磨
工程で用いたスラリーに比べてウェハ表面の凸部と凹部
の研磨速度の差が小さく、研磨によって表面が平らにな
ったあとでも研磨速度が１５０ｎｍ／ｍｉｎである。
【００６６】第１の研磨工程で用いた研磨条件で研磨を
行った後の残り膜厚Ｄは５０〜１００ｎｍの範囲内にあ
るので、第２の研磨工程の研磨時間は６０ｓに固定して
行うことができる。このとき、ＳｉＮの残膜は４５〜３
５ｎｍにコントロールでき、ディッシングも最小に抑え
ることができる。
行った後の残り膜厚Ｄは５０〜１００ｎｍの範囲内にあ
るので、第２の研磨工程の研磨時間は６０ｓに固定して
行うことができる。このとき、ＳｉＮの残膜は４５〜３
５ｎｍにコントロールでき、ディッシングも最小に抑え
ることができる。
【００６７】最後に、図１（ｅ）に示すように、従来技
術と同様に、シリコン窒化膜２を除去して埋込み素子分
離を完成させる。
術と同様に、シリコン窒化膜２を除去して埋込み素子分
離を完成させる。
【００６８】
【発明の効果】以上詳説したように本発明によれば、埋
込み膜を２回のＣＭＰ工程により研磨することによっ
て、埋込み膜の初期の厚い膜厚ではなく、埋込み膜をあ
る程度研磨した後のより薄い膜厚に基づいて研磨終了時
間を決めることができるので、エロージョンを小さくで
きるようになる。
込み膜を２回のＣＭＰ工程により研磨することによっ
て、埋込み膜の初期の厚い膜厚ではなく、埋込み膜をあ
る程度研磨した後のより薄い膜厚に基づいて研磨終了時
間を決めることができるので、エロージョンを小さくで
きるようになる。
【図１】本発明の第１の実施形態に係る素子分離構造の
形成方法を示す工程断面図
形成方法を示す工程断面図
【図２】ＳＡＣプロセスにおけるキャップ絶縁膜の形成
方法を示す工程断面図
方法を示す工程断面図
【図３】本発明の第３および４の実施形態に係るダマシ
ン配線の形成方法を示す工程断面図
ン配線の形成方法を示す工程断面図
【図４】従来の埋込み配線を形成するに用いられるＣＭ
Ｐの特性を示す図
Ｐの特性を示す図
【図５】本発明の作用効果を説明するための図
１…シリコン基板 ２…シリコン窒化膜 ３…素子分離溝 ４…ＳｉＯ2 膜 １１…シリコン基板 １２…シリコン酸化膜 １３…配線溝 １４…シリコン窒化膜（スペーサ） １５…Ｔｉ／ＴｉＮライナー膜 １６…Ｗ配線 １７…シリコン窒化膜（キャップ絶縁膜） ２１…シリコン基板 ２２…層間絶縁膜 ２３…配線溝 ２４…ＴａＮライナー膜またはＮｂライナー膜 ２５…Ｃｕ膜またはＡｌ膜（ダマシン配線）
Claims (11)
- 【請求項１】表面に溝を有する下地を形成する工程と、 前記下地上に埋込み膜を形成し、前記溝内を前記埋込み
膜で埋め込む工程と、 ＣＭＰ法により前記埋込み膜の研磨を行う第１の研磨工
程であって、前記下地が露出する前に前記研磨を停止す
る第１の研磨工程と、 ＣＭＰ法により前記埋込み膜の研磨を行う第２の研磨工
程であって、前記溝外の前記埋込み膜が除去されるまで
前記研磨を行う第２の研磨工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】前記表面に溝を有する下地は、表面に素子
分離溝を有する半導体基板または表面に配線溝を有する
層間絶縁膜であることを特徴とする半導体装置の製造方
法。 - 【請求項３】前記第１の研磨工程における研磨特性と前
記第２の研磨工程における研磨特性とが互いに異なるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】前記第１の研磨工程の終了後における前記
埋込み膜の膜厚に基づいて、前記第２の研磨工程の研磨
終了時間を決めることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項５】前記第１の研磨工程の終了後における埋込
み膜の膜厚は、膜厚測定装置を用いて求めるか、または
前記第１の研磨工程時における前記埋込み膜の初期膜
厚、研磨速度および研磨時間に基づいて求めることを特
徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】前記第１の研磨工程において、前記埋込み
膜の表面が平坦になるまで研磨を行うことを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項７】前記第１の研磨工程は、前記第２の研磨工
程に比べて、前記埋込み膜の研磨速度の荷重依存性が高
い研磨工程であることを特徴とする請求項６に記載の半
導体装置の製造方法。 - 【請求項８】前記第２の研磨工程における前記埋込み膜
の表面が平坦になった後の研磨速度は、前記第１の研磨
工程における前記埋込み膜の表面が平坦になった後の研
磨速度よりも速いことを特徴とする請求項６に記載の半
導体装置の製造方法。 - 【請求項９】前記第２の研磨工程において、前記溝外の
前記下地が露出した後、この露出した下地の研磨速度と
前記埋込み膜との研磨速度が実質的に等しいことを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項１０】研磨パッド、スラリーおよび研磨条件の
少なくとも１つを変えることで、前記第１および第２の
研磨工程における研磨特性を互いに異ならせることを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項１１】前記第１の研磨方法には砥石を用いた研
磨方法を用いることを特徴とする請求項３に記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186990A JP2001015460A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
| US09/606,149 US6429134B1 (en) | 1999-06-30 | 2000-06-29 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186990A JP2001015460A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015460A true JP2001015460A (ja) | 2001-01-19 |
| JP2001015460A5 JP2001015460A5 (ja) | 2006-06-22 |
Family
ID=16198284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11186990A Pending JP2001015460A (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6429134B1 (ja) |
| JP (1) | JP2001015460A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003001559A (ja) * | 2001-06-21 | 2003-01-08 | Mitsubishi Electric Corp | 化学的機械研磨方法、化学的機械研磨装置およびスラリー供給装置 |
| EP1278241A2 (en) * | 2001-07-17 | 2003-01-22 | Matsushita Electric Industrial Co., Ltd. | Method for planarizing deposited film |
| JP2005001019A (ja) * | 2003-06-09 | 2005-01-06 | Kao Corp | 基板の製造方法 |
| JP2005001018A (ja) * | 2003-06-09 | 2005-01-06 | Kao Corp | 基板の製造方法 |
| KR100467803B1 (ko) * | 2002-07-23 | 2005-01-24 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
| JP2006332437A (ja) * | 2005-05-27 | 2006-12-07 | Fujitsu Ltd | 被研磨膜の研磨方法 |
| WO2008072300A1 (ja) * | 2006-12-11 | 2008-06-19 | Renesas Technology Corp. | 半導体装置の製造方法、およびウェハの研磨方法 |
| JP2008141186A (ja) * | 2006-11-08 | 2008-06-19 | Ebara Corp | 研磨方法及び研磨装置 |
| WO2010079543A1 (ja) * | 2009-01-06 | 2010-07-15 | 信越半導体株式会社 | 半導体素子の製造方法 |
| JP2011176342A (ja) * | 2011-04-11 | 2011-09-08 | Ebara Corp | 研磨方法及び配線形成方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3860528B2 (ja) | 2002-11-12 | 2006-12-20 | 株式会社東芝 | 半導体装置の製造方法 |
| US7300601B2 (en) * | 2002-12-10 | 2007-11-27 | Advanced Technology Materials, Inc. | Passivative chemical mechanical polishing composition for copper film planarization |
| US7736405B2 (en) * | 2003-05-12 | 2010-06-15 | Advanced Technology Materials, Inc. | Chemical mechanical polishing compositions for copper and associated materials and method of using same |
| US7109117B2 (en) * | 2004-01-14 | 2006-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for chemical mechanical polishing of a shallow trench isolation structure |
| KR100614773B1 (ko) * | 2004-12-28 | 2006-08-22 | 삼성전자주식회사 | 화학 기계적 연마 방법 |
| KR100607763B1 (ko) * | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법 |
| US7544618B2 (en) * | 2006-05-18 | 2009-06-09 | Macronix International Co., Ltd. | Two-step chemical mechanical polishing process |
| US20100087065A1 (en) * | 2007-01-31 | 2010-04-08 | Advanced Technology Materials, Inc. | Stabilization of polymer-silica dispersions for chemical mechanical polishing slurry applications |
| JP4696086B2 (ja) * | 2007-02-20 | 2011-06-08 | 信越半導体株式会社 | シリコン単結晶ウエーハの仕上げ研磨方法及びシリコン単結晶ウエーハ |
| US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
| JP4489108B2 (ja) * | 2007-09-13 | 2010-06-23 | 株式会社東芝 | 半導体装置の製造方法 |
| US8569888B2 (en) | 2011-05-24 | 2013-10-29 | International Business Machines Corporation | Wiring structure and method of forming the structure |
| KR101673692B1 (ko) * | 2014-11-07 | 2016-11-07 | 현대자동차주식회사 | 건식 실리카 입자를 포함하는 상변이 현탁 유체 조성물 및 이의 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665202A (en) * | 1995-11-24 | 1997-09-09 | Motorola, Inc. | Multi-step planarization process using polishing at two different pad pressures |
| JPH10128655A (ja) | 1996-10-31 | 1998-05-19 | Toshiba Corp | 研磨装置 |
| US5985748A (en) * | 1997-12-01 | 1999-11-16 | Motorola, Inc. | Method of making a semiconductor device using chemical-mechanical polishing having a combination-step process |
| US6106662A (en) * | 1998-06-08 | 2000-08-22 | Speedfam-Ipec Corporation | Method and apparatus for endpoint detection for chemical mechanical polishing |
| US6276987B1 (en) * | 1998-08-04 | 2001-08-21 | International Business Machines Corporation | Chemical mechanical polishing endpoint process control |
| JP3161425B2 (ja) * | 1998-09-09 | 2001-04-25 | 日本電気株式会社 | Ｓｔｉの形成方法 |
| US6165052A (en) * | 1998-11-16 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Method and apparatus for chemical/mechanical planarization (CMP) of a semiconductor substrate having shallow trench isolation |
| US6083840A (en) * | 1998-11-25 | 2000-07-04 | Arch Specialty Chemicals, Inc. | Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys |
-
1999
- 1999-06-30 JP JP11186990A patent/JP2001015460A/ja active Pending
-
2000
- 2000-06-29 US US09/606,149 patent/US6429134B1/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003001559A (ja) * | 2001-06-21 | 2003-01-08 | Mitsubishi Electric Corp | 化学的機械研磨方法、化学的機械研磨装置およびスラリー供給装置 |
| EP1278241A2 (en) * | 2001-07-17 | 2003-01-22 | Matsushita Electric Industrial Co., Ltd. | Method for planarizing deposited film |
| EP1278241A3 (en) * | 2001-07-17 | 2007-01-17 | Matsushita Electric Industrial Co., Ltd. | Method for planarizing deposited film |
| KR100467803B1 (ko) * | 2002-07-23 | 2005-01-24 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
| JP2005001019A (ja) * | 2003-06-09 | 2005-01-06 | Kao Corp | 基板の製造方法 |
| JP2005001018A (ja) * | 2003-06-09 | 2005-01-06 | Kao Corp | 基板の製造方法 |
| JP2006332437A (ja) * | 2005-05-27 | 2006-12-07 | Fujitsu Ltd | 被研磨膜の研磨方法 |
| JP4499613B2 (ja) * | 2005-05-27 | 2010-07-07 | 富士通マイクロエレクトロニクス株式会社 | 絶縁膜の研磨方法 |
| JP2008141186A (ja) * | 2006-11-08 | 2008-06-19 | Ebara Corp | 研磨方法及び研磨装置 |
| WO2008072300A1 (ja) * | 2006-12-11 | 2008-06-19 | Renesas Technology Corp. | 半導体装置の製造方法、およびウェハの研磨方法 |
| WO2010079543A1 (ja) * | 2009-01-06 | 2010-07-15 | 信越半導体株式会社 | 半導体素子の製造方法 |
| JP2011176342A (ja) * | 2011-04-11 | 2011-09-08 | Ebara Corp | 研磨方法及び配線形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6429134B1 (en) | 2002-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001015460A (ja) | 半導体装置の製造方法 | |
| JP2702398B2 (ja) | 半導体構造物上に平坦な表面を形成する方法 | |
| US5923993A (en) | Method for fabricating dishing free shallow isolation trenches | |
| CN107017161B (zh) | 一种减小sti-cmp过程中碟型凹陷的方法 | |
| US7087528B2 (en) | Chemical-mechanical polishing (CMP) process for shallow trench isolation | |
| US20080277767A1 (en) | Semiconductor device including a planarized surface and method thereof | |
| KR100282240B1 (ko) | 화학적기계연마법,화학적기계연마법에사용하는연마제및반도체장치의제조방법 | |
| JP3163719B2 (ja) | ポリッシュ工程を備えた半導体装置の製造方法 | |
| US6245642B1 (en) | Process for planarizing buried oxide films in trenches by applying sequential diverse CMP treatments | |
| JPH07249626A (ja) | 半導体装置の製造方法 | |
| WO2000002235A1 (en) | Method of planarizing integrated circuits | |
| US6251789B1 (en) | Selective slurries for the formation of conductive structures | |
| WO1999046081A1 (en) | Multi-step chemical mechanical polishing process and device | |
| JP2004363191A (ja) | 有機膜用化学的機械的研磨スラリー、有機膜の化学的機械的研磨方法および半導体装置の製造方法 | |
| KR100564580B1 (ko) | 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법 | |
| US6190999B1 (en) | Method for fabricating a shallow trench isolation structure | |
| JP3161425B2 (ja) | Ｓｔｉの形成方法 | |
| US6863595B1 (en) | Methods for polishing a semiconductor topography | |
| US6777307B1 (en) | Method of forming semiconductor structures with reduced step heights | |
| JP3636887B2 (ja) | 半導体基板の平坦化方法 | |
| US20020110995A1 (en) | Use of discrete chemical mechanical polishing processes to form a trench isolation region | |
| JPH0969495A (ja) | 半導体装置の製造方法 | |
| US6897121B2 (en) | Method of removing HDP oxide deposition | |
| US6060405A (en) | Method of deposition on wafer | |
| KR100451499B1 (ko) | 반도체소자의소자분리막형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060502 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060502 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |