KR100607763B1

KR100607763B1 - 두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법

Info

Publication number: KR100607763B1
Application number: KR1020040114689A
Authority: KR
Inventors: 윤지형
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-08-01
Also published as: US7563717B2; KR20060075789A; US20060141791A1

Abstract

본 발명은 반도체 제조 방법에 있어서 화학적 기계적 연마(CMP) 공정을 수행할 때, 색 변이 현상의 발생과 절연막의 두께 편차를 억제할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서, CMP 공정에 있어서 단일한 계면활성제 유량을 사용하여 절연막을 연마하는 전술한 종래 방식과는 달리, 소정의 계면활성제 유량을 사용하여 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과, 이와 다른 별도의 소정의 계면활성제 유량을 사용하여 절연막을 연마하는 제 2 연마 공정을 포함하여, 계면활성제의 유량을 달리하는 두 단계에 걸친 연마를 통하여 CMP 공정을 수행함으로써, 절연막의 두께 편차를 효과적으로 줄임으로써 공정 마진을 크게 하여 결과적으로 수율을 향상시킬 수 있는 것이다.

Description

두 단계의 절연막 연마 공정을 포함하는 반도체 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE INCLUDING TWO-STEP PROCESS OF POLISHING INSULATING LAYER}

도 1a 및 1b는 종래의 반도체 제조 방법에 따라 화학적 기계적 연마(CMP) 공정을 수행한 후에, 처리된 웨이퍼의 상면 일부분을 촬영한 사진,

도 2는 종래의 반도체 제조 방법에 따라 CMP 공정을 수행한 후에, 처리된 웨이퍼에 있어서 색 변이가 관찰되는 일 위치에서의 단면을 도시한 단면도,

도 3은 종래의 반도체 제조 방법에 따라 8 개의 웨이퍼를 제조하고, 각각의 웨이퍼에 있어서 개방/단락 불량 여부를 위치에 따라 측정한 결과를, 측정 위치와 각 위치에서 불량을 나타내는 웨이퍼 개수의 관계로서 도시한 도표,

도 4는 본 발명의 일 실시 예에 따라 CMP 공정을 수행한 후에, 처리된 웨이퍼에 있어서 상기 일 위치와 동일한 위치에서의 단면을 도시한 단면도,

도 5는 본 발명의 일 실시 예에 따라 웨이퍼를 제조하고, 제조된 웨이퍼에 대해서 위치에 따라 개방/단락 실험을 실행한 결과를 도시한 도표.

<도면의 주요부분에 대한 부호의 설명>

102 : 절연막 104 : 콘택

106 : 기판

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 제조 방법의 절연막 연마 공정에 관한 것이다.

최근 반도체 소자의 미세화, 고집적화 및 대용량화가 진행되면서, 각 소자의 사이즈를 축소시키기 위해서 제한된 면적에 다층 구조를 형성하는 고집적화 기술이 개발되고 있다. 그런데, 이에 따라, 표면의 구조가 복잡해질 뿐 아니라, 요철이 심화되게 되고, 따라서 엄격한 광역 평탄화와 초점 심도(depth of focus)를 요구하게 되면서, 평탄화 기술이 필요하게 되었다. 평탄화 기술은 반도체 층을 평탄화시킴으로써 각 층 간의 단차를 줄이는 기술이다. 예를 들어, 층간 절연막에서 금속 배선들이 형성된 부분은 높이 솟아 산을 형성하고 금속 배선들 사이의 갭(gap) 부분은 함몰되어 골짜기를 형성하여 단차가 발생하게 되는데, 이 층간 절연막 표면을 평탄하게 만드는 것으로서, 최근에는 이와 같은 평탄화 기술로 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 대표적으로 채용되어 왔다. CMP 공정은 반도체의 웨이퍼에 증착 등의 방법으로 형성된 막을 후속 공정을 위해 평탄화하는 공정으로서, 화학적 연마제인 슬러리(slurry)와 기계적 연마제인 패드(pad)의 마찰력을 이용하여 표면을 가공하는 공정이며, 광역 평탄화가 가능하여 널리 사용되고 있다. 이후 반도체 소자가 더욱 미세화되고 웨이퍼가 대형화되면서 CMP 공정에 대한 수요는 급격히 증가할 것으로 전망된다.

그런데, 종래의 CMP 공정은, 일정한 TK 유량을 사용하는 한 단계의 공정으로서 수행되어 왔다. 이 때, 소정의 패턴 위에 증착된 절연막을 연마하는 CMP 공정에 있어서, 각 부분에서 절연막이 연마되는 비율이 달라질 수 있으며, 특히 패턴 밀도가 높은 지역과 패턴 밀도가 낮은 지역에서, 처리 후의 절연막 두께에 있어서 상당한 편차를 나타내며, 이를 관찰하면 절연막 두께에 따라 달라지는 색 변이가 관측된다. 여기서 TK라 함은, 계면활성제로 널리 사용되고 있는 물질로서, 제품명을 T.K.라고 하는 물질을 말하는 것이고, TK 유량이라 함은 분(分)당 투입되는 TK의 양(ml/min)를 말하는 것이다.

이처럼, 종래의 CMP 공정을 적용할 때, 처리 후 절연막의 두께가 일정하지 않고 심한 편차를 나타냄에 따라, 포토리소그래피(photolithography) 공정에서 초점 심도가 깊어져야만 하게 되면서 마진이 적어지고, 콘택 에치(contact etch) 공정에서 단면이 일정하지 않게 되는 문제가 발생한다. 그 결과, 포토리소그래피 공정 및 콘택 에치 공정을 진행할 때, 기준으로 삼은 두께와 다른 절연막 두께를 가지는 부분에서는 콘택이 비정상적으로 형성되며, 따라서 전류 누설 및 개방/단락 불량(open/short fail)이 발생해서, 결국 생산 수율이 저하되는 문제점이 있었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 제조 방법에 있어서, 각각 다른 계면활성제 유량을 사용하는 두 단계의 연마 공정을 적용함으로써 색 변이 현상의 발생과 절연막의 두께 편차를 억제할 수 있는 반도체 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서, 상기 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과, 상기 절연막을 연마하여 평탄화시키는 제 2 연마 공정을 포함하는 반도체 제조 방법으로서, 상기 제 1 연마 공정에서 사용되는 계면활성제의 유량과, 상기 제 2 연마 공정에서 사용되는 계면활성제의 유량은 다른 값을 가지는 것을 특징으로 하는 반도체 제조 방법을 제공한다.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서, 패턴을 형성하는 공정과, 상기 패턴 위에 절연막을 증착하는 공정과, 상기 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과, 상기 절연막을 연마하여 평탄화시키는 제 2 연마 공정과, 반도체 패턴을 형성하는 포토리소그래피 공정과, 콘택을 형성하는 콘택 에치 공정을 포함하는 반도체 제조 방법으로서, 상기 제 1 연마 공정에서 사용되는 계면활성제의 유량과, 상기 제 2 연마 공정에서 사용되는 계면활성제의 유량은 다른 값을 가지는 것을 특징으로 하는 반도체 제조 방법을 제공한다.

상기 목적을 달성하기 위한 또 다른 관점에 따른 본 발명은, 패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서, 각각 다른 계면활성제의 유량을 사용하는 둘 이상의 별개의 연마 공정을 포함하는 반도체 제조 방법을 제공한다.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사 람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.

본 발명의 핵심 기술요지는, 반도체 제조 공정에서 행해지는 CMP 공정에 있어서, 단일한 계면활성제 유량을 사용하여 절연막을 연마하는 전술한 종래 방식과는 달리, 소정의 계면활성제 유량을 사용하여 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과, 이와 다른 별도의 소정의 계면활성제 유량을 사용하여 절연막을 연마하는 제 2 연마 공정을 포함시켜, 계면활성제의 유량을 달리하는 두 단계에 걸친 연마를 통하여 CMP 공정을 수행함으로써, 절연막의 두께 편차를 효과적으로 줄임으로써 공정 마진을 크게 하여 결과적으로 수율을 향상시키는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다. 여기서의 계면활성제는 예컨대 TK가 사용된다.

다시 말하면, 절연막을 연마하기 위해 통상적으로 사용되는, 예컨대 6.5 ml/min의 TK 유량을 이용하는, CMP 공정을 수행하기 이전에, TK 유량을 달리 하여, 예컨대 TK 10 (즉, 10 ml/min 의 TK 유량) 조건으로, 목표 절연막의 상부를 터치 업 처리하는 추가적인 연마 공정을 더 포함하는 것을 특징으로 하고 있다.

[비교 예 1]

본 발명의 효과를 확인하기 위해, 종래의 반도체 제조 방법에 있어서의 CMP 공정을 비교 예 1로서 수행하였다. 이 때, 웨이퍼는 8인치 크기를 가지는 것으로 서, 목표 두께는 750 nm 이었으며, 연마는 TK 6.5 (즉, 6.5 ml/min 의 TK 유량) 조건 하에서 약 100초의 시간 동안 수행되었다.

상기 비교 예 1을 수행한 후, 처리된 웨이퍼의 상면 일부분을 촬영한 사진을 도 1a 및 1b에 나타내었다. 절연막 두께의 편차에 따라 색 변이가 발생하는 것이 뚜렷이 관찰된다. 이와 같이 색 변이가 관찰되는 부분 중에서 일 위치를 관측하여 그 단면을 도 2에 도시하였다. 도 2를 참조하면, 연마 공정을 거친 후의 상기 일 위치에서의 절연막(14)의 두께가 357 nm 로 관찰되어, 목표 두께 750 nm 와는 약 300 nm 의 두께 차이를 나타내고 있다. 이처럼, 연마 공정을 거친 후에 웨이퍼의 일부분에서 색 변이가 관찰되고, 색 변이가 관찰되는 위치에서의 실제 절연막의 두께가 정상적인 부분에서 얻어지는 목표 두께와는 상당한 차이를 나타내게 되는 것을 알 수 있다. 즉, 웨이퍼 전체로서 보아서는 절연막 두께의 편차가 크게 되어, 상기한 바와 같이 포토리소그래피 공정 및 콘택 에치 공정을 진행할 때 콘택이 비정상적으로 형성되며, 그 결과, 전류 누설과 개방/단락 불량이 발생하고, 이것이 생산 수율을 저하시키는 원인이 된다.

이와 같은 문제점을 더욱 자세히 살펴보기 위하여, 상기 조건을 적용하여 8 개의 웨이퍼를 처리하고, 8 개의 웨이퍼 각각에 있어서 개방/단락 불량 여부를 위치에 따라 측정하였다. 그 결과로서, 각 측정 위치에 있어서의 개방/단락 불량을 나타내는 웨이퍼의 개수를 도 3에 도시하였다. 도 3을 참조할 때, 비교 예 1의 제조 방법을 사용할 경우에, 수백 곳의 위치에서, 처리된 8 개의 웨이퍼 중 절반 이상의 웨이퍼가 개방/단락 불량을 나타내고 있으며, 이에 따라 생산 수율이 급격히 저하되는 것을 피할 수 없다.

구체적으로, 개방/단락 실험, 전류 누설 검사 등의 다양한 기능 시험을 수행한 결과, 비교 예 1에서 사용된 종래의 반도체 제조 방법을 사용할 경우, 4.69 %의 개방/단락 불량률과 57.45 %의 Icc3 불량률을 나타내는 등, 각 기능 시험에 대해서 전반적으로 높은 불량률을 보이며, 최종적으로 모든 기능 시험을 통과한 비율은 17.04 %에 불과하게 되는 결과를 실험에 의해 얻을 수 있었다.

[실시 예 1]

본 발명의 일 실시 예에 따라, 반도체 제조 방법에 있어서의 CMP 공정을 수행하였다. 이 때, 웨이퍼의 패턴 및 조건은 상기 비교 예 1과 동일하였고, 목표 두께도 750 nm 로 동일하였다. 처리 조건은, TK 10 조건에서 약 200초의 시간 동안 터치 업 처리를 위한 제 1 연마 공정을 수행한 후, TK 6.5 조건에서 약 100초의 시간 동안 제 2 연마 공정을 수행하였다.

상기 공정을 수행한 후, 처리된 웨이퍼의 상기 도 2에서 관찰했던 위치와 동일한 위치에서의 단면을 도 4에 도시하였다. 도 4를 참조하면, 연마 공정을 거친 후의 상기 위치에서의 절연막(14)의 두께는 666 nm 로 관찰되어, 비교 예 1에서의 357 nm 에 비해서, 목표 두께 750 nm 와의 차이가 상당히 억제된 것을 알 수 있다. 즉, 특정 위치에서 절연막의 두께가 작아지는 현상이 개선되고, 특히 패턴 밀도가 높은 지역과 패턴 밀도가 낮은 지역 사이의 두께 차이가 상당히 완화되어, 결국 웨이퍼 전체로서 보아서는 절연막 두께의 편차가 크게 억제되는 것을 알 수 있다. 그 결과로서, 종래의 반도체 제조 방법을 사용했던 비교 예 1의 경우와 달리, 포토 리소그래피 공정 및 콘택 에치 공정에서의 마진도 크게 향상된다.

도 5는 본 실시 예에 따라 제조된 웨이퍼에 대해서 위치에 따라 개방/단락 테스트를 실행한 결과이다. 도 3에 나타난 비교 예 1의 경우와 달리, 본 실시 예의 웨이퍼에서는 두 곳의 위치에서만 개방/단락 불량을 나타내어, 생산 수율이 괄목할만한 향상을 보이는 것을 알 수 있다.

본 실시 예에 따른 반도체 제조 방법을 사용할 경우, 상기 비교 예 1에서 수행한 것과 동일하게 다양한 기능 시험을 수행한 결과, 78 분의 1 수준인 0.06 % 의 개방/단락 불량률을 나타내고, Icc3 불량률에 있어서도 18.84 %에 그치는 등, 각 기능 시험에 대해서 전반적으로 낮은 불량률을 보이며, 최종적으로 모든 기능 시험을 통과한 비율은 67.65 % 로서, 상기 비교 예 1 대비 약 네 배의 향상을 얻을 수 있었다.

이상 설명한 바와 같이 본 발명에 따르면, 반도체 제조 공정에서 행해지는 CMP 공정에 있어서, 단일한 계면활성제의 유량을 사용하여 절연막을 연마하는 전술한 종래 방식과는 달리, 소정의 계면활성제 유량을 사용하여 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과, 이와 다른 별도의 소정의 계면활성제 유량을 사용하여 절연막을 연마하는 제 2 연마 공정을 포함시켜, 계면활성제의 유량을 달리하는 두 단계에 걸친 연마를 통하여 CMP 공정을 수행함으로써, 절연막의 두께 편차를 효과적으로 줄임으로써 공정 마진을 크게 하여 결과적으로 수율을 향상시킬 수 있다.

Claims

패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서,

상기 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과,

상기 절연막을 연마하여 평탄화시키는 제 2 연마 공정

을 포함하는 반도체 제조 방법으로서, 상기 제 1 연마 공정에서 사용되는 계면활성제의 유량과, 상기 제 2 연마 공정에서 사용되는 계면활성제의 유량은 다른 값을 가지는 것을 특징으로 하는 반도체 제조 방법.
패턴 위에 증착된 절연막을 연마하는 공정을 포함하는 반도체 제조 방법으로서,

상기 패턴을 형성하는 공정과,

상기 패턴 위에 상기 절연막을 증착하는 공정과,

상기 절연막의 상부를 터치 업 처리하는 제 1 연마 공정과,

상기 절연막을 연마하여 평탄화시키는 제 2 연마 공정과,

반도체 패턴을 형성하는 포토리소그래피 공정과,

콘택을 형성하는 콘택 에치 공정

을 포함하는 반도체 제조 방법으로서, 상기 제 1 연마 공정에서 사용되는 계면활성제의 유량과, 상기 제 2 연마 공정에서 사용되는 계면활성제의 유량은 다른 값을 가지는 것을 특징으로 하는 반도체 제조 방법.
제 1 항 또는 제 2 항에 있어서,

상기 제 1 연마 공정에서의 계면활성제는 T.K.이며, 그 유량은 10 ml/min이고, 상기 제 2 연마 공정에서의 계면활성제는 T.K.이며, 그 유량은 6.5 ml/min인 것을 특징으로 하는 반도체 제조 방법.
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