KR100660340B1 - 반도체 소자의 평탄화 방법 - Google Patents
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Abstract
본 발명은 웨이퍼의 전체 부분에 걸쳐 일정한 연막 속도를 유지함으로써 웨이퍼의 중심부와 가장자리부 사이의 단차 발생을 방지할 수 있는 반도체 소자의 평탄화 방법에 관한 것으로서, 본 발명의 반도체 소자의 평탄화 방법은, 중심부와 가장자리부를 포함하는 웨이퍼 상에 더미 패턴을 형성하되, 상기 중심부로부터 상기 가장자리부로 갈수록 밀도가 낮아지도록 상기 더미 패턴을 형성하는 단계; 및 상기 더미 패턴이 형성된 상기 웨이퍼에 대하여 평탄화 공정을 수행하는 단계를 포함한다.
평탄화, CMP, 더미 패턴
Description
도 1은 종래기술에 의한 웨이퍼의 셀 및 스크라이브 라인을 나타내는 평면도.
도 2는 본 발명의 일 실시예에 웨이퍼의 셀 및 스크라이브 라인을 나타내는 평면도
도 3은 본 발명의 일 실시예에 따라 더미 패턴이 형성된 웨이퍼를 나타내는 단면도
도 4는 본 발명의 다른 실시예에 따라 더미 패턴이 형성된 웨이퍼를 나타내는 단면도
<도면의 주요부분에 대한 부호의 설명>
100: 웨이퍼 110: 셀
120: 스크라이브 라인 130: 반도체 기판
140: 하부 소자층 150: 절연막
150a : 더미 패턴 160 : 더미 패턴
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로서, 보다 구체적으로는, 웨이퍼의 전체 부분에 걸쳐 일정한 연막 속도를 유지함으로써 웨이퍼의 중심부와 가장자리부 사이의 단차 발생을 방지할 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 중에는 트랜지스터, 커패시터 등의 각종 소자들 및 이들을 전기적으로 연결시키기 위한 금속배선 형성 공정이 수반된다. 그러나 필요한 물질의 증착과 패터닝 및 식각에 의해 소자들이 형성되면서 소자들이 밀집되어 있는 셀 지역과 주변 회로 지역 간에는 단차가 생성되는데, 이러한 단차는 소자의 집적도와 함께 급격히 심화되는 문제점이 있었다.
상기와 같은 단차를 완화시키기 위하여 BPSG(Borophosphosiligate Glass) 등을 증착하고 화학 기계적 연마(chemical mechanical polishing: CMP) 방법으로 평탄화 공정을 수행한다. CMP 공정의 미세 패턴들이나 특정 물질층들이 형성되어 있는 웨이퍼 표면을 탄성의 연마패드가 형성된 연마기와 접촉시킨 상태에서 이들 사이에 연마액인 슬러리를 공급하면서, 연마기와 웨이퍼를 서로 반대 방향으로 회전시키면서, 웨이퍼의 표면의 요철부분을 화학적 및 물리적으로 평탄화시키는 광역 평탄화 기술이다.
이와 같은 평탄화 공정에서는 웨이퍼 내 연마 균일도가 중요한데, 일반적으로 CMP 평탄화 공정을 진행하였을 경우 원심력에 의해서 웨이퍼의 중심부에서 가장자리부로 갈수록 연마속도가 증가되어 가장자리부가 더 많이 연마되는 센터 씩 (center thick) 현상이 발생하게 된다.
한편, 웨이퍼 표면 상에 형성되는 패턴의 밀도는 후속막의 CMP 공정시 연마 속도에 많은 영향을 미친다. 즉, 패턴 밀도가 밀한 영역이 패턴 밀도가 소한 영역에 비하여 연마 속도가 빠르다. 그러나, 종래기술에 의한 웨이퍼의 셀 라인 및 스크라이브 라인을 나타내고 있는 도 1에 도시되어 있는 바와 같이, 종래 기술에서는 CMP 연마 속도에 영향을 줄 수 있는 패턴 밀도를 이용하여 상기 센터 씩 현상을 방지하려는 시도가 전혀 없었다.
즉, 각종 소자가 형성되는 셀(11)과 각 셀(11)의 경계를 정의하는 스크라이브 라인(12)으로 구성되는 웨이퍼(10)에는 CMP 연마 속도를 조절하기 위한 더미 패턴들이 전혀 형성되어 있지 않다.
따라서, 종래의 기술에 의한 CMP 공정, 예를 들면 금속간 절연막(Inter Metal Dielectric: IMD)의 CMP 공정시 발생하는 웨이퍼 중심부와 가장자리부의 단차가 적게는 0.1 ㎛ 이상 차이가 나고 있다. 이와 같은 연마 균일도의 불량으로 인해 후속 공정에서 진행되는 리소그래피 공정시 초점 심도가 각각의 부분마다 다르게 되어 디포커스가 발생되고, 결과적으로 반도체 기판 상부에 균일한 패턴을 형성하는 것이 불가능하게 되는 문제점이 있었다.
본 발명은 상술한 문제점, 즉 CMP 공정시 웨이퍼 가장자리 부분의 연마 속도가 더욱 빠르기 때문에 웨이퍼 중심부와 가장자리부 사이에 단차가 발생하는 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 웨이퍼 전 부분에 대해 연마속도를 일정하게 유지함으로써 단차의 발생을 방지할 수 있는 반도체 소자의 평탄화 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 평탄화 방법은 중심부와 가장자리부를 포함하는 웨이퍼 상에 더미 패턴을 형성하되, 상기 중심부로부터 상기 가장자리부로 갈수록 밀도가 낮아지도록 상기 더미 패턴을 형성하는 단계; 및 상기 더미 패턴이 형성된 상기 웨이퍼에 대하여 평탄화 공정을 수행하는 단계를 포함한다.
바람직하게는, 상기 웨이퍼 상에 평탄화될 제 1 절연막을 형성하는 단계를 더 포함하고, 상기 더미 패턴은 상기 제 1 절연막 상에 형성된다.
상기 더미 패턴의 형성은, 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 하여 상기 제 2 절연막을 선택적으로 식각하는 단계를 포함하는 것이 바람직하다.
선택적으로, 상기 웨이퍼 상에 평탄화될 절연막을 형성하는 단계를 더 포함하고, 상기 더미 패턴은 상기 절연막의 상단부를 선택적으로 식각함으로써 형성될 수도 있다.
한편, 상기 더미 패턴은 상기 웨이퍼의 스크라이브 라인(scribe line) 상에 형성되는 것이 바람직하다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설 명한다.
도 2는 본 발명의 일 실시예에 웨이퍼의 셀 및 스크라이브 라인을 나타내는 평면도이다.
도 2에 도시되어 있는 바와 같이, 본 발명의 웨이퍼(100)는 각종 소자가 형성되는 셀(110)과 각 셀(110)의 경계를 정의하는 스크라이브 라인(120)으로 구성된다. 또한, 상기 스크라이브 라인(120) 상에는 CMP 연마 속도를 조절하기 위한 더미 패턴(160) 들이 형성된다.
CMP 공정은 패턴 밀도가 낮은 곳보다 패턴 밀도가 높은 곳에서 그 연마 속도가 빠르기 때문에, 상기 더미 패턴(160)은 상기 웨이퍼(100)의 중심부에서 가장자리로 갈수록 그 패턴 밀도가 낮아지도록 형성된다. 즉, 연마기의 원심력에 의해 웨이퍼(100) 가장자리부로 갈수록 연마 속도가 증가하는 경향을 위와 같은 더미 패턴(160)을 형성하여 상쇄시키는 것이다. 따라서, 본 발명에 의한 평탄화 공정은 균일한 연마속도 및 연마도를 유지할 수 있다.
도 3은 본 발명의 일 실시예에 따라 더미 패턴이 형성된 웨이퍼를 나타내는 단면도이다.
도 3에 도시되어 있는 바와 같이, 트랜지스터 등의 소자 및 금속 배선을 포함하는 하부 소자층(140)이 반도체 기판(130) 상에 형성되고, 상기 하부 소자층(140)의 전기적 절연을 위한 제 1 절연막(150)이 상기 하부 소자층(140) 상에 형성된다.
이어서, 상기 제 1 절연막(150) 상에 제 2 절연막(미도시)을 형성한 후, 더 미 패턴에 대응하는 부분이 오픈된 감광막 패턴(미도시)을 이용하여 상기 제 2 절연막을 선택적으로 식각함으로써 상기 제 1 절연막(150) 상에 더미 패턴을 형성시킨다. 이 때, 상기 더미 패턴은 상기 웨이퍼(100)의 스크라이브 라인(12) 상에 형성되며, 상기 웨이퍼(100)의 가장자리부에서 중심부로 갈수록 그 밀도가 높게 형성된다.
한편, 본 발명의 다른 실시예에 따르면, 도 4에 도시되어 있는 바와 같이, 상기 제 2 절연막의 형성을 생략하고, 상기 더미 패턴에 대응하는 부분이 오픈된 감광막 패턴을 이용하여 상기 제 1 절연막(150) 상단부를 선택적으로 식각함으로서 더미 패턴(150a)을 형성할 수도 있다.
이어서, 도면에는 도시되어 있지 않지만, 상기 더미 패턴(160)이 형성되어 있는 웨이퍼에 대하여 CMP 공정을 실시한다.
상술한 바와 같이 본 발명에 따르면, 더미 패턴을 웨이퍼의 중심부에서 가장자리로 갈수록 그 패턴 밀도가 낮아지도록 형성함으로써, 연마기의 원심력에 의해 웨이퍼 가장자리부로 갈수록 연마 속도가 증가하는 경향을 상쇄시킬 수 있다. 따라서, 본 발명에 의한 반도체 소자의 평탄화 공정은 균일한 연마속도 및 연마도를 유지할 수 있어 웨이퍼 중심부와 가장자리 사이의 단차 발생을 방지할 수 있고, 결과적으로 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 중심부와 가장자리부를 포함하는 웨이퍼 상에 더미 패턴을 형성하되, 상기 중심부로부터 상기 가장자리부로 갈수록 밀도가 낮아지도록 상기 더미 패턴을 형성하는 단계; 및상기 더미 패턴이 형성된 상기 웨이퍼에 대하여 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 1 항에 있어서, 상기 웨이퍼 상에 평탄화될 제 1 절연막을 형성하는 단계를 더 포함하고, 상기 더미 패턴은 상기 제 1 절연막 상에 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 2 항에 있어서, 상기 더미 패턴의 형성은, 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 하여 상기 제 2 절연막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 2 항에 있어서, 상기 제 1 절연막은 금속간 절연막(Inter Metal Dielectric : IMD)인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 1 항에 있어서, 상기 웨이퍼 상에 평탄화될 절연막을 형성하는 단계를 더 포함하고, 상기 더미 패턴은 상기 절연막의 상단부를 선택적으로 식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 5 항에 있어서, 상기 절연막은 금속간 절연막(Inter Metal Dielectric : IMD)인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
- 제 1 항에 있어서, 상기 더미 패턴은 상기 웨이퍼의 스크라이브 라인(scribe line) 상에 형성되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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