KR100536806B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

다층의 금속 배선을 형성할 때 CMP(Chemical Mechanical Polishing) 공정에 의해 평탄화를 실현하는 반도체 소자의 제조 방법 중 EBR(Edge Bead Rinse) 영역의 절연막을 제거하는 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 제조 방법은, 하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계; 상기 반도체 웨이퍼의 EBR 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 EBR 영역의 절연막에 불순물을 주입하는 단계; 상기 감광막 패턴을 제거한 후 절연막을 평탄화하며 EBR 영역의 절연막을 제거하는 단계; 및 상기 절연막에 비아 및 상층 금속 배선을 형성하는 단계를 포함하며, 상기 불순물을 주입하여 EBR 영역의 절연막이 CMP 공정에 의한 평탄화 작업시에 효과적으로 제거되도록 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다층의 금속 배선을 형성할 때 CMP(Chemical Mechanical Polishing) 공정에 의해 평탄화를 실현하는 반도체 소자의 제조 방법 중 EBR(Edge Bead Rinse) 영역의 절연막을 제거하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고밀도화, 고성능화에 따라 최근에는 다층 금속 배선 공정의 중요성이 크게 대두되고 있다.
상기한 다층 금속 배선 공정은 일반적으로, 하층의 금속 배선을 형성한 후 절연막을 증착 및 평탄화하고, 절연막에 비아(via)를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 형성하는 공정을 수회 반복하는 것으로 이루어진다.
이를 도 1a 내지 도 1c를 참조하여 보다 상세하게 설명하면, 하층 금속 배선(102)이 형성된 반도체 웨이퍼(104) 위에 USG막을 이용하여 절연막(106)을 형성하고, 상기 절연막(106)을 CMP 공정에 의해 평탄화한다.
여기에서, 상기한 CMP 공정은 텅스텐이나 산화물 등이 입혀진 웨이퍼의 표면을 기계적 마찰에 의해 연마시킴과 동시에 화학적 연마제에 의해 연마시키는 공정으로서, 기계적 연마는 연마 헤드에 고정된 웨이퍼를 회전하는 연마 패드에 가압시킨 상태에서 회전시킴으로써 연마 패드와 웨이퍼 표면간의 마찰에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이고, 화학적 연마는 연마 패드와 웨이퍼 사이에 공급되는 화학적 연마제로서의 슬러리에 의해 웨이퍼 표면의 연마가 이루어지게 하는 것이다.
그리고, 상기 절연막(106) 위에 감광막(108)을 도포한 후 사진 공정을 이용하여 비아홀 패턴(110)을 형성한다.
이때, 통상적으로는 반도체 웨이퍼의 가장자리로부터 중심을 향해 소정의 폭(대략 5㎜)에 해당하는 EBR 영역(112)에 도포된 감광막을 신너(thinner)를 이용하여 제거하는 EBR 공정을 진행하게 된다. 상기 EBR 공정을 진행하면 절연막이 드러나게 된다. 도 1b는 EBR 공정이 진행된 후의 상태를 도시하고 있다.
이후, 감광막(108)을 마스크로 하여 절연막(106)을 식각함으로써 비아홀(via hole)(114)을 형성하는데, 이때, EBR 영역의 노출된 절연막도 제거한다.
그리고, 식각 공정 후에는 상기 비아홀(114)에 금속 물질을 충진한 후, 절연막 상부의 금속 물질을 CMP 공정에 의해 평탄화하여 비아(미도시함)를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 산화막 위에 형성한다.
그런데, 상기한 반도체 소자의 제조 방법에 의하면, EBR 영역의 절연막이 상기 식각 공정을 진행하는 동안 완전히 제거되지 못하고 불균일하게 남아있게 되는 경우가 많다.
따라서, 상기 절연막의 일부는 후속 공정을 진행하는 동안 파티클(116)로 작용하여 반도체 소자의 신뢰성 및 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, EBR 영역의 절연막을 효과적으로 제거함으로써 파티클 발생을 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은,
다층 금속 배선을 형성하기 위한 반도체 소자의 제조 방법에 있어서,
하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계;
상기 반도체 웨이퍼의 EBR 영역을 노출시키는 감광막 패턴을 형성하는 단계;
상기 EBR 영역의 절연막에 불순물을 주입하는 단계;
상기 감광막 패턴을 제거한 후 절연막을 평탄화하며 EBR 영역의 절연막을 제거하는 단계; 및
비아 및 상층 금속 배선을 형성하는 단계;
를 포함한다.
상기 불순물을 주입하는 단계는 불순물을 주입하여 절연막의 막질을 변화시킴으로써 절연막 평탄화 공정에서의 절연막 제거율을 향상시키기 위한 것으로, 상기 불순물로는 인(P), 또는 기타 다른 불순물을 사용하는 것이 가능하다.
상기 절연막으로 USG(Undoped Silicate Glass)를 사용하는 경우, 불순물로 인을 주입하면 절연막의 성질이 PSG(Phospho Silicate Glass)로 변하게 되는데, 상기 PSG는 USG에 비해 매우 높은 제거율(removal rate)을 나타낸다. 따라서, CMP 공정에 의한 평탄화 작업을 실시할 때 EBR 영역의 절연막을 효과적으로 제거할 수 있다.
한편, 상기 불순물을 주입할 때에는 주입량 및 세기를 조절하는 것도 가능하다.
그리고, 감광막 패턴을 형성할 때 패턴 폭을 조절함으로써 EBR 영역을 조절하는 것이 가능하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 블록도를 도시한 것이고, 도 3은 도 2의 비아 형성 단계를 세분화한 블록도를 도시한 것이며, 도 4a 내지 도 4c는 공정 단계를 나타내는 반도체 웨이퍼의 개략적인 구성도를 도시한 것이다.
도시한 바와 같이, 반도체 웨이퍼(10)에는 금속 배선(12)을 포함하는 하부 구조물(미도시함)이 형성되어 있고, 상기 금속 배선(12)의 위로는 절연막(14)이 일정한 두께로 증착 형성된다.
여기에서, 상기 절연막(14)은 ILD(Inter Level Dielectric), IMD(Inter Metal Dielectric), PMD(Pre Metal Dielectric)중 어느 하나일 수 있으며, USG(Undoped silicate Glass)를 증착하는 것에 따라 형성할 수 있다.
물론, 상기 절연막(14)은 USG 이외의 다른 물질도 사용이 가능하다.
상기 절연막(14) 위에는 EBR 영역(16)을 노출시키는 감광막 패턴(18)이 형성되는데, 이 감광막 패턴(18)은 EBR 영역(16)의 노출된 절연막(14)에만 불순물이 주입되도록 하기 위한 것이다.
상기 불순물은 절연막(14)의 성질을 변화시켜 CMP 공정에서의 제거율을 향상시키기 위해 주입하는 것인데, 상기 절연막(14)이 USG로 이루어지는 경우에는 불순물로 인(P)을 사용할 수 있다. 이와 같이 인 불순물이 주입된 절연막은 USG에서 PSG로 성질이 변화되는데, 상기 PSG는 USG에 비해 제거율이 월등히 향상된다.
EBR 영역(16)의 노출된 절연막에 인 불순물을 주입한 후에는 상기 감광막 패턴(18)을 제거한 후 절연막(14)을 평탄화 하는데, 이때 상기 절연막(14)의 평탄화에는 CMP 공정을 이용한다.
상기와 같이 CMP 공정을 이용하여 절연막(14)을 평탄화 하는 경우, 본 발명은 위에서 설명한 바와 같이 EBR 영역(16)의 절연막이 PSG로 변화되어 있으므로, 이 영역에 도포되어 있는 절연막이 효과적으로 제거된다.
상기와 같이 EBR 영역(16)의 절연막을 제거한 후에는 절연막(14) 위에 감광막(20)을 도포한 후 사진 공정을 이용하여 비아홀 패턴(22)을 형성하는데, 이때 EBR 영역(16)에 도포된 감광막을 신너(thinner)를 이용하여 제거한다.
그리고, 상기 감광막(20)을 마스크로 하여 절연막(14)을 식각함으로써 비아홀(24)을 형성하는데, 상기 EBR 영역(16)에 절연막의 일부가 남아 있는 경우에는 상기 식각시에 제거된다.
이후, 상기 비아홀(24)에 금속 물질을 충진한 후, 절연막 상부의 금속 물질을 CMP 공정에 의해 평탄화하여 비아를 형성하며, 상기 비아와 통전하는 상층의 금속 배선을 산화막 위에 형성한다.
이상에서 설명한 바와 같은 본 발명에 의하면, 절연막을 평탄화 하기 전에 EBR 영역에 도포된 절연막의 성질을 변화시켜 CMP 공정에 의한 제거율을 향상시킴으로써, 잔존하는 절연막으로 인해 파티클이 발생되는 것을 방지할 수 있다.
따라서, 후속하는 공정에서 파티클로 인한 수율 감소 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 반도체 웨이퍼의 개략적인 구성도이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 블록도이며,
도 3은 도 2의 비아 형성 단계를 구체적으로 설명하기 위한 블록도이고,
도 4a 내지 도 4c는 도 2의 단계를 설명하기 위한 반도체 웨이퍼의 개략적인 구성도이다.

Claims (4)

  1. 다층 금속 배선을 형성하기 위한 반도체 소자의 제조 방법에 있어서,
    하층 금속 배선을 포함하는 하부 구조물이 형성된 반도체 웨이퍼의 상부에 절연막을 형성하는 단계;
    상기 반도체 웨이퍼의 EBR 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 EBR 영역의 절연막에 불순물을 주입하는 단계;
    상기 감광막 패턴을 제거한 후 절연막을 평탄화하며 EBR 영역의 절연막을 제거하는 단계; 및
    상기 절연막에 비아 및 상층 금속 배선을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 절연막이 ILD(Inter Level Dielectric), IMD(Inter Metal Dielectric), PMD(Pre Metal Dielectric)중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 절연막이 USG(Undoped Silicate Glass)로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 불순물로는 인(P)을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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