KR100570233B1 - 화학 기계적 연마 이후 평탄화를 균일하게 유지하는반도체 및 그 제조방법 - Google Patents

Abstract

본 발명은 화학 기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 이후 평탄화를 균일하게 유지하는 반도체 및 그 제조방법에 관한 것으로, 특히 종래의 포토(Photo) 공정에서 패턴(Pattern)을 형성하는 과정에 있어서의 균일도의 불안정을 억제하기 위하여 균일도가 차이가 있는 부분에 감광막을 도포하고, 감광막과 절연막의 선택비를 근거로 하여 전면식각을 이용하여 평탄화를 이룩하고자 함에 관한 것이다.

본 발명의 CMP 이후 평탄화를 균일하게 유지하는 반도체 제조방법은 실리콘 기판에 배선을 형성하는 제1공정, 배선 위에 제1절연막을 증착하는 제2공정, 제1절연막 위에 제2절연막을 증착하는 제3공정, CMP를 이용하여 평탄화를 이룩하는 제4공정, CMP 이후에 감광막을 도포하는 제5공정, 감광막을 마스크(Mask)로 하여 절연막을 전면식각하는 제6공정으로 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 CMP 이후 평탄화를 균일하게 유지하는 반도체 및 그 제조방법은 패턴 밀도(Pattern Density)에 따른 평탄화의 균일도 및 CMP 자체가 가지고 있는 균일도를 개선하고, 특히 웨이퍼(Wafer)의 최외각에서 나타나는 균일도의 문제를 해결할 수 있는 효과가 있다.

CMP, 평탄화, 균일

Description

화학 기계적 연마 이후 평탄화를 균일하게 유지하는 반도체 및 그 제조방법{Semiconductor to keep gradation uniformly after CMP and its manufacturing method}

도 1은 종래기술의 평탄화 공정

도 2는 본 발명의 평탄화 공정

(도면의 주요 부분에 대한 부호의 설명)

10, 20: 배선 11, 21: 실리콘 기판

12, 22: 제1절연막 13, 23: 제2절연막

24: 감광막

본 발명은 CMP 이후 평탄화를 균일하게 유지하는 반도체 및 그 제조방법에 관한 것으로, 특히 균일도의 불안정을 억제하기 위하여 균일도의 차이가 있는 부분에 감광막을 도포하고, 감광막과 절연막의 선택비를 근거로 하여 전면식각을 이용 하여 평탄화를 이룩하고자 함에 관한 것이다.

종래에는 다음과 같은 CMP 이후 평탄화를 균일하게 유지하는 반도체 제조방법이 있었는데, 도 1을 통하여 설명해 보기로 한다.

도 1a는 실리콘 기판(11)에 배선(10)을 형성하는 제1공정과 배선(10) 위에 제1절연막(12)을 증착하는 제2공정을 나타낸 것이다. 제1공정에서 실리콘 기판(11)에 배선(10)을 형성한다. 즉, 실리콘 기판의 셀부의 소자분리절연막, 게이트 산화막, 게이트 전극, 소오스/드레인(Source/Drain) 전극과 평탄화 절연막 등으로 형성된 하부절연막의 상부에 커패시터(Capacitor)를 형성한다. 제2공정에서는 상기의 배선 상부에 제1절연막(12)을 증착한다. 상기 제2공정은 빈틈을 완전히 메우는 공정에 해당된다.
도 1b는 제1절연막(12) 위에 감광막을 형성하는 제3공정을 나타낸 것이다. 제3공정에서는 주변회로부 및 코아부분에 감광막(13)을 형성하고, 상기 감광막(13)은 제1절연막(12)과 식각선택비 차이가 큰 물질을 사용하여 형성할 수도 있다.
도 1c는 상기 감광막(13)을 식각장벽으로 하는 전면식각(Etch back)으로 상기 제1절연막(12)를 식각하는 제4공정을 나타낸 것이다. 상기 감광막(13)을 식각장벽으로 하는 전면식각(Etchback)으로 상기 제1절연막(12)을 식각하되, 상기 감광막 하부의 제1절연막(12)과 단차가 없을 때까지 실시한다. 그리고 상기 감광막을 제거하고, 단차피복성(Step-coverage)이 우수한 제2절연막(14)을 증착한다.

도 1d는 식각이 끝난 상기 제1절연막(12)상에 제2절연막(14)을 도포한 후 CMP하여 평탄화 하는 제5공정을 나타낸 것이다. 제5공정에서는 상기 제2절연막(14)을 TEOS(Tetra Ethyl Ortho Silicate)로 도포한 후에 CMP를 하여 평탄화를 이룩한다.

그러나, 상기와 같은 종래의 CMP 이후 평탄화를 균일하게 유지하는 방법은 패턴 밀도에 따른 평탄화의 균일도 및 CMP 자체가 가지고 있는 균일도가 낮고, 웨이퍼(Wafer)의 최외각에서 나타나는 균일도의 문제를 해결할 수 없는 문제점이 있다. 종래의 대한민국 공개특허 제2001-0096347호와 제2002-0017423호에서의 평탄화 공정에서도 상기의 문제점이 있으며, 그 해결 방안을 제시하지는 못하고 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 CMP는 패턴의 밀도에 따라 디싱(Dishing) 현상이 발생되고, 웨이퍼의 최외각에 가까운 부분에서는 균일도 차이가 현격히 나타나기 때문에 이후에 포토 공정에서 패턴을 형성하는 과정에 있어서 어려움이 생겨 검사 시에 페일(Fail)로 나타나게 되는데, 이러한 균일도의 불안정을 억제하기 위하여 균일도가 차이가 있는 부분에 감광막을 도포하고, 감광막과 절연막의 선택비를 근거로 하여 전면식각을 이용하여 평탄화를 이룩하고자 함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 종래의 포토 공정에서 패턴을 형성하는 과정에 있어서의 균일도의 불안정을 억제하기 위하여 균일도가 차이가 있는 부분에 감광막을 도포하고, 감광막과 절연막의 선택비를 근거로 하여 전면식각을 이용하여 평탄화를 이룩하고자 하는 것이다. 즉, 본 발명의 제1공정부터 제5공정까지는 종래기술과 일치하는 부분이며, CMP 이후에 제6공정부터 제8공정까지의 새로운 공정을 추가함으로써 종래의 평탄화 공정을 균일하게 유지하는 방법을 제시하고 있다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 도 2를 참조한 이하 상세한 설명에 의해 명확하게 이해될 것이다.

도 2a는 실리콘 기판(21)에 배선(20)을 형성하는 제1공정과 배선(20) 위에 제1절연막(22)을 증착하는 제2공정을 나타낸 것이다. 제1공정에서 실리콘 기판(11)에 배선(10)을 형성한다. 즉, 실리콘 기판의 셀부의 소자분리절연막, 게이트 산화막, 게이트 전극, 소오스/드레인(Source/Drain) 전극과 평탄화 절연막 등으로 형성된 하부절연막의 상부에 커패시터(Capacitor)를 형성한다. 제2공정에서는 상기의 배선 상부에 제1절연막(12)을 증착한다. 상기 제2공정은 빈틈을 완전히 메우는 공정에 해당된다.
도 2b는 제1절연막(22) 위에 감광막을 형성하는 제3공정을 나타낸 것이다. 제3공정에서는 주변회로부 및 코아부분에 감광막(23)을 형성하고, 상기 감광막(23)은 제1절연막(22)과 식각선택비 차이가 큰 물질을 사용하여 형성할 수도 있다.
도 2c는 상기 감광막(23)을 식각장벽으로 하는 전면식각(Etch back)으로 상기 제1절연막(22)를 식각하는 제4공정을 나타낸 것이다. 상기 감광막(23)을 식각장벽으로 하는 전면식각(Etchback)으로 상기 제1절연막(22)을 식각하되, 상기 감광막 하부의 제1절연막(22)과 단차가 없을 때까지 실시한다. 그리고 상기 감광막을 제거하고, 단차피복성(Step-coverage)이 우수한 제2절연막(24)을 증착한다.
도 2d는 식각이 끝난 상기 제1절연막(22)상에 제2절연막(24)을 도포한 후 CMP하여 평탄화 하는 제5공정을 나타낸 것이다. 제5공정에서는 상기 제2절연막(24)을 TEOS(Tetra Ethyl Ortho Silicate)로 도포한 후에 CMP를 하여 평탄화를 이룩한다.
도 2e는 CMP 이후에 감광막을 도포하는 제6공정을 나타낸 것이다. CMP 이후에 디싱(Dishing)이 발생된 부분과 균일도가 매우 떨어지는 부분을 보완하기 위하여 감광막(25)을 도포한다. 감광막의 특징은 스핀 코팅(Spin Coating)이 되어 낮은 부분이 먼저 코팅되고, 높은 부분은 나중에 코팅되기 때문에 실제로 낮은 부분에 감광막이 더 높게 코팅이 된다.

도 2f는 감광막을 마스크(Mask)로 하여 절연막을 전면식각하는 제7공정과 전면식각 후의 완전 평탄화가 이루어지고, 균일도가 안정화되는 제8공정을 나타낸 것이다. 제7공정에서는 제1절연막과 제2절연막의 전면식각을 진행하게 되면 감광막이 낮은 부분일수록 먼저 전면식각되고, 높은 부분일수록 나중에 전면식각된다. 여기서, 절연막의 전면식각은 제2절연막과 감광막의 선택비에 의하여 결정된다. 전면식각후 감광막이 두껍게 도포된 영역이 식각되어 실제로 완전 평탄화를 이룰 수 있다.

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따라서, 본 발명의 CMP 이후 평탄화를 균일하게 유지하는 반도체 제조방법은 패턴 밀도(Pattern Density)에 따른 평탄화의 균일도 및 CMP 자체가 가지고 있는 균일도를 개선하고, 특히 웨이퍼의 최외각에서 나타나는 균일도의 문제를 해결할 수 있다.

Claims (3)

1. 반도체 제조방법에 있어서,

   실리콘 기판에 배선을 형성하는 제1공정;

   상기 배선 위에 제1절연막을 증착하는 제2공정;

   상기 제1절연막 위에 감광막을 형성하는 제3공정;

   상기 제1절연막 및 감광막을 전면식각하는 제4공정;

   상기 제1절연막 위에 제2절연막을 증착하는 제5공정;

   CMP를 이용하여 절연막을 증착한 부분의 평탄화를 이룩하는 제6공정;

   CMP이후에 감광막을 도포하는 제7공정; 및

   상기 감광막을 마스크로 하여 상기 제2절연막이 평탄화되는 지점까지 전면 식각한 후, 감광막을 제거하는 제8공정

   으로 이루어짐을 특징으로 하는 CMP 이후 평탄화를 균일하게 유지하는 반도체 제조방법.
2. 삭제
3. 제 1 항의 방법으로 제조된 CMP 이후 평탄화를 균일하게 유지하는 반도체

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