KR20030001852A - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 공정 단순화 및 비용 절감 그리고 패턴 밀도 효과를 최소화해 소자 특성을 향상시키도록 한 반도체 소자의 평탄화 방법에 관한 것으로서, 셀 영역과 페리 영역으로 정의된 반도체 기판에 패턴 밀도가 다른 복수개의 워드라인 및 캡 절연막을 형성하는 단계와, 상기 캡 절연막 및 워드라인의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막 및 질화막으로 차례로 형성하는 단계와, 상기 층간 절연막과 질화막의 저선택비 연마제를 사용하여 패턴 밀도가 큰 셀 영역의 질화막을 1차 연마하는 단계와, 상기 층간 절연막과 질화막의 고선택비 연마제를 사용하여 셀 영역의 층간 절연막을 2차 연마하여 셀 영역과 페리 영역간의 단차를 제거하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 평탄화 방법{method for flatting of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정단순화 및 코스트(cost)를 낮춤과 동시에 소자 특성을 향상시키는데 적당한 반도체 소자의 평탄화 방법에 관한 것이다.

일반적으로 웨이퍼 표면을 연마하는 CMP(Chemical Mechanical Polishing) 장치는 일측에 웨이퍼가 로딩되는 로딩 스테이션(loading station)과, 상기 로딩 스테이션에서 웨이퍼를 이송한 후 웨이퍼의 표면을 연마하도록 폴리싱 스테이션(polishing station)과, 상기 연마된 웨이퍼의 표면 거칠기를 감소시키는 버핑 스테이션(buffing station)과, 상기 폴리싱 스테이션에서 버핑 스테이션으로 웨이퍼를 옮기는 무빙 로봇(moving robot)과, 연마 공정이 끝난 웨이퍼가 놓이는 언로딩 스테이션 등으로 구성된다.

상기와 같이 구성된 웨이퍼의 연마장치는 폴리싱 스테이션에 연마제를 뿌리면서 폴리싱 공정을 진행하고, 폴리싱이 완료된 웨이퍼는 무빙 로봇에 의해 버핑 스테이션으로 이동하여 부드러운 패드(polytex)와 순수(DI water)를 이용하여 웨이퍼의 표면 거칠기를 감소시키는 버핑 공정을 수행한다.

그리고 버핑 공정이 완료된 웨이퍼는 포스트 클리너로 이동시켜 세정 및 드라이 공정을 진행한다.

현재, 층간 절연막의 CMP 공정 진행시 패턴 밀도(pattern density)에 따른 패턴 별 식각율의 차이로 인하여 공정상 어려움을 겪고 있다.

따라서 패턴 밀도 효과를 감소시키기 위하여 CMP 공정 전에 셀(cell)부의 산화막을 미리 식각하여 평탄화하는 셀 오픈 포/에치(cell open photo/etch)를 적용하거나 워드라인 형성시 더미 패턴(dummy pattern)을 형성하여 평균 밀도를 균일하게 가져가고 있다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 평탄화 방법을 설명하면 다음과 같다.

도 1a 내지 도 1c는 종래의 반도체 소자의 평탄화 방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 셀(cell) 영역과 페리(peri) 영역으로 정의된 반도체 기판(11)의 셀 영역과 페리 영역에 패턴 밀도가 다른 복수개의 워드라인(12) 및 캡 절연막(13)을 형성한다.

이때 상기 반도체 기판(11)의 셀 영역에 형성되는 워드라인(12)간의 패턴밀도는 페리 영역에 형성되는 워드라인(12)의 패턴 밀도보다 크다.

이어, 상기 워드라인(12) 및 캡 절연막(13)의 양측면에 절연막 측벽(14)을 형성하고, 상기 반도체 기판(11)의 전면에 층간 절연막(15)을 형성한다.

도 1b에 도시한 바와 같이, 상기 층간 절연막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(16)를 패터닝하여 셀 영역을 오픈(open)한다.

이어, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 노출된 셀 영역의 층간 절연막(15)을 표면으로부터 소정 두께만큼 선택적으로 제거한다.

도 1c에 도시한 바와 같이, 상기 포토레지스트(16)를 제거하고, 상기 층간 절연막(15)의 전면에 CMP 공정을 실시하여 셀 영역과 페리 영역간의 단차를 제거하여 평탄화시킨다.

그러나 상기와 같은 종래의 반도체 소자의 평탄화 방법에 있어서 다음과 같은 문제점이 있었다.

즉, 셀 오픈 포토/에치의 경우 공정 수의 증가에 따른 공정의 복잡함과 비용의 증가를 가져오게 되며 더미 패턴의 경우 여러 번의 마스크 수정으로 비용과 시간의 증가를 가져온다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정 단순화 및 비용 절감 그리고 패턴 밀도 효과를 최소화해 소자 특성을 향상시키도록 한 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 소자의 평탄화 방법을 나타낸 공정단면도

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 평탄화 방법을 나타낸 공정단면도

도 3은 본 발명에 의한 1차, 2차 연마 공정을 적용에 따른 도식도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 워드라인

23 : 캡 절연막 24 : 절연막 측벽

25 : 층간 절연막 26 : 질화막

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 평탄화 방법은 셀 영역과 페리 영역으로 정의된 반도체 기판에 패턴 밀도가 다른 복수개의 워드라인 및 캡 절연막을 형성하는 단계와, 상기 캡 절연막 및 워드라인의 양측면에 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막 및 질화막으로 차례로 형성하는 단계와, 상기 층간 절연막과 질화막의 저선택비 연마제를 사용하여 패턴 밀도가 큰 셀 영역의 질화막을 1차 연마하는 단계와, 상기 층간 절연막과 질화막의 고선택비 연마제를 사용하여 셀 영역의 층간 절연막을 2차 연마하여 셀 영역과 페리 영역간의 단차를 제거하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 평탄화 방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 평탄화 방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 셀(cell) 영역과 페리(peri) 영역으로 정의된 반도체 기판(21)의 셀 영역과 페리 영역에 복수개의 워드라인(22) 및 캡 절연막(23)을 형성한다.

이때 상기 반도체 기판(21)의 셀 영역에 형성되는 워드라인(22)간의 패턴밀도는 페리 영역에 형성되는 워드라인(22)의 패턴 밀도보다 크다.

이어, 상기 워드라인(22) 및 캡 절연막(23)의 양측면에 절연막 측벽(24)을 형성하고, 상기 반도체 기판(21)의 전면에 산화막으로 이루어진 층간 절연막(25)을 형성하고, 상기 층간 절연막(25)상에 질화막(26)을 100Å이하로 형성한다.

여기서 상기 질화막(26)은 식각 스톱층(etch stop layer)으로 사용된다.

도 2b에 도시한 바와 같이, 상기 반도체 기판(21)의 셀 영역에 형성된 질화막(26)을 CMP 공정으로 1차 연마한다.

여기서 상기 CMP 공정시 일반적인 산화막 전용 연마제를 사용하여 패턴 밀도가 높은 셀 영역의 질화막(26)을 선택적으로 제거한다.

이때 패턴 밀도가 낮은 페리 영역의 층간 절연막(25)은 위에 증착되어진 질화막(26)으로 인하여 연마되지 않는다.

도 2c에 도시한 바와 같이, 상기 반도체 기판(21)의 셀 영역에 형성된 층간 절연막(25)을 CMP 공정으로 2차 연마하여 셀 영역과 페리 영역간의 단차를 제거하여 평탄화시킨다.

여기서 상기 2차 연마 공정은 상기 1차 연마공정과 다른 연마제를 사용 즉, 층간 절연막(25)과 질화막(26)의 고선택비 연마제(30~50:1)를 사용하여 셀 영역의 층간 절연막(25)을 제거하여 평탄화시킨다.

이때 셀 영역의 평탄화시에 페리 영역은 고선택비 연마제를 사용함에 의하여 질화막(26)이 충분히 버티어 디싱(dishing) 등을 방지하며 이로 인하여 페리 영역의 워드라인 캡 절연층의 적정 두께를 확보할 수 있다.

또한, 2차 연마 공정에서 고선택비 연마제를 사용하여 연마시 공정 마진(margin)을 확보할 수 있으며, 스톱층(stopping)으로 사용하는 질화막(26)의 증착을 최소화하여 후속 식각 공정에서의 부담을 최소화할 수 있다.

또한, 패턴위의 얇은 질화막(26)과 층간 절연막(25)이 제거된 후 패턴(워드라인과 캡 절연막)이 드러났을 때 패턴이 없는 영역의 질화막(26)이 노출되어 층간 절연막(25)과 질화막(26)의 고선택비 특성으로 인하여 더 이상 연마되지 않으므로 워드라인의 캡 절연막의 손실이 거의 발생하지 않아 구조적인 안정성을 얻을 수 있다.

한편, 도 3은 본 발명에 의한 1차, 2차 연마 공정을 적용에 따른 도식도이다.

도 3에서와 같이, 층간 절연막(산화막)(25)과 질화막(26)의 저선택비(5 : 1) 연마제를 사용(예를 들면, 상용화된 산화막의 연마용 연마제)하여 1차 연마 공정을 실시한다(A).

이어, 층간 절연막(25)과 질화막(26)의 고선택비(30~50 : 1) 연마제를 사용하여 2차 연마 공정을 실시한다(B).

그리고 상기 1, 2차 연마 공정이 완료된 층간 절연막(25)의 표면 거칠기를 제거하기 위하여 버핑 스테이션(buffing station)으로 이동하여 버핑 공정을 실시한다.

이어, 상기 버핑 공정된 층간 절연막(25)은 세정 및 드라이 공정을 거치게 된다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 평탄화 방법은 다음과 같은 효과가 있다.

첫째, 셀 영역의 층간 절연막을 대부분 연마하게 되는 2차 연마공정에서 질화막과 산화막의 고선택비 연마제를 적용하여 페리 영역의 워드라인 캡 절연막의 손실을 방지할 수 있다.

둘째, 스톱층으로 사용하는 질화막의 증착 두께를 최소화하여 후속 식각 공정에서의 공정 마진을 확보할 수 있다.

셋째, 패턴 밀도를 줄이기 위한 포토/식각 공정이 불필요하여 공정의 단순화 및 비용절감의 효과를 얻을 수 있다.

넷째, 워드라인 형성시 셀 영역과 페리 영역의 패턴 밀도를 동일하게 해주기 위한 더미 패턴을 형성하지 않아도 동일한 평탄화 특성을 얻을 수 있어 마스크 변경 등의 어려움을 극복할 수 있다.

Claims (5)

1. 셀 영역과 페리 영역으로 정의된 반도체 기판에 패턴 밀도가 다른 복수개의 워드라인 및 캡 절연막을 형성하는 단계;

   상기 캡 절연막 및 워드라인의 양측면에 절연막 측벽을 형성하는 단계;

   상기 반도체 기판의 전면에 층간 절연막 및 질화막으로 차례로 형성하는 단계;

   상기 층간 절연막과 질화막의 저선택비 연마제를 사용하여 패턴 밀도가 큰 셀 영역의 질화막을 1차 연마하는 단계;

   상기 층간 절연막과 질화막의 고선택비 연마제를 사용하여 셀 영역의 층간 절연막을 2차 연마하여 셀 영역과 페리 영역간의 단차를 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 평탄화 방법.
2. 제 1 항에 있어서, 상기 저선택비 연마제는 질화막 : 층간 절연막이 1 : 5인 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
3. 제 1 항에 있어서, 상기 고선택비 연마제는 층간 절연막 : 질화막이 30~50 : 1인 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
4. 제 1 항에 있어서, 상기 질화막은 100Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
5. 제 1 항에 있어서, 상기 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.