KR20080101454A - 반도체 소자의 소자분리 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 평탄도를 향상시키기 위한 반도체 소자의 소자분리 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 연마정지 질화막을 형성하는 단계와, 연마정지 질화막과 기판에 트렌치를 형성하는 단계와, 트렌치가 매립되도록 전면에 소자분리용 산화막을 형성하는 단계와, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 소자분리용 산화막을 1차 연마하는 단계와, 산화막과 질화막에 대한 연마율의 차이가 없는 저선택성 슬러리를 사용하여 소자분리용 산화막을 2차 연마하는 단계와, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 연마정지 질화막이 노출되도록 소자분리용 산화막을 3차 연마하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리 방법을 제공한다.
소자분리 방법, 화학적기계연마, 웨이퍼 평탄도

Description

반도체 소자의 소자분리 방법{METHOD FOR ISOLATION OF SEMICONDUCTOR DEVICE}
도 1은 화학적기계연마 설비의 블록도.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 소자분리 방법을 설명하기 위한 공정 단면도들.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자분리 방법을 설명하기 위한 공정 단면도들.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 소자분리 공정 진행에 따른 웨이퍼 토플로지를 나타낸 맵(map).
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
31 : 터널링 절연막
32 : 플로팅 게이트용 도전막
33 : 연마정지 질화막
34 : 하드마스크 산화막
35 : HDP 산화막
35A ; 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자의 소자분리 방법에 관한 것이다.
주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 사용하던 리플로우(reflow) 공정 또는 에치백(etch-back) 공정 등과 비교해서 넓은 영역을 평탄화할 수 있고, 아울러 저온에서 수행될 수 있다는 장점을 갖는다.
도 1은 CMP 설비의 블록도이다.
도 1을 참조하면, CMP 설비(100)는 웨이퍼를 카세트에 로딩/언로딩(loading/unloading)하는 이송부(101)와, 웨이퍼를 화학적 기계적으로 연마하는 연마부(102), 연마를 마친 후 웨이퍼에 남아있는 오염물질을 제거하는 세정부(103)로 구성된다.
CMP 설비(100)의 이송부(101)에서는 웨이퍼를 카세트에 로딩하여 연마부(102)로 이송한다. 연마부(102)에서는 헤드(head)라 불리는 웨이퍼 캐 처(catcher)에 의해 연마 패드(pad)상으로 이동되며, 연마부(102)에서는 슬러리(slurry)라 불리는 연마제를 웨이퍼와 직접적으로 마찰을 일으키는 연마 패드 상에 공급을 하게 되고, 웨이퍼를 잡고 있는 헤드부에 압력을 가해서 연마 패드와의 마찰을 통해 웨이퍼를 연마한다. 세정부(103)에서는 연마 이후에 웨이퍼 표면에 잔류된 이물질을 제거한다.
그러나, CMP 공정은 슬러리 타입, 패드 형태, 헤드 압력 분포 등 여러 가지 요인들로 인해 웨이퍼의 센터 부분과 에지 부분의 평탄도가 불균일하다는 단점을 갖는다.
한편, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 소자분리막의 열화와 같은 공정 불안 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결하기 위하여, 소자분리시 트렌치 소자분리(Shallow Trench Isolation, STI) 스킴(scheme)이 적용되고 있다.
트렌치 소자분리 스킴은 기판에 트렌치를 형성하고, 트렌치가 매립되도록 전면에 절연막을 증착한 후, 절연막을 트렌치 내부에만 국한시키어 소자분리막을 형성하는 기술로, 절연막을 트렌치 내부에 국한시키기 위한 공정에서 CMP 공정을 사용하고 있다.
이하에서는 트렌치 소자분리 스킴을 이용하는 종래 기술에 따른 반도체 소자의 소자분리 방법을 설명하도록 한다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 소자분리 방법을 설명하기 위한 공정 단면도들로, 플래시 메모리 소자 제조에 적용된 예를 나타낸다.
먼저, 도 2a에 도시된 바와 같이, 기판(20)상에 터널링 절연막(21)과 플로팅게이트용 도전막(22)과 연마정지 질화막(23)과 하드마스크 산화막(24)을 차례로 형성한다.
이어서, 하드마스크 산화막(24)과 연마정지 질화막(23)과 플로팅 게이트용 도전막(22)과 터널링 절연막(21)을 패터닝하여 기판(20)의 필드 영역(field region)을 노출시킨 다음, 노출된 기판(20)을 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전면에 소자분리용 절연막, 예를 들어, HDP(High Density Plasma) 산화막(25)을 형성한다.
그 다음, 결과물에 대하여 CMP 공정을 행하여 소자분리막(25A)을 형성한다.
상기 CMP 공정은 2단계로 나누어 진행한다.
1차 CMP 공정은, 도 2b에 도시된 바와 같이, 연마정지 질화막(23) 위에 산화막을 1000Å 이하로 남기는 단계로, 이(異)종 물질에 대해 제거율(removal rate)에 차이를 갖지 않는 저선택성 슬러리(Low Selectivity Slurry, LSS), 예를 들어 SiO2 등의 실리카 슬러리(silica slurry)를 사용하여 산화막을 연마하는 단계이다.
1차 CMP 공정에서 사용되는 실리카 슬러리는 고분산성물질로써, 실리카 슬러리를 이용하는 1차 CMP 공정은 웨이퍼 센터 부분에 비해 에지 부분이 더 많이 연마되는 에지 오버 연마(edge over polishing)의 경향을 갖는다.
2차 CMP 공정은, 도 2c에 도시된 바와 같이, 이(異)종 물질에 대한 제거율에 차이를 갖는, 즉 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러 리(High Selectivity Slurry, HSS), 예를 들어, CeO2 등의 세리아 슬러리(ceria slurry)를 사용하여 스탑퍼(stopper) 역할을 하는 연마정지 질화막(23) 위에 남아있는 산화막을 연마하는 단계이다.
2차 CMP 공정에서 사용되는 세리아 슬러리는 저분산성물질로써, 세리아 슬러리를 이용하는 2차 CMP 공정은 웨이퍼 에지 부분보다 센터 부분이 더 많이 연마되는 센터 오버 연마(center over polishing)의 경향을 갖는다.
그러나, 종래 기술에서는 CMP 공정을 2 단계로 진행함에 따라 각 단계에서의 연마 시간이 길어지게 되고, 그에 따라 각 단계에서 웨이퍼의 일정부분(센터 또는 에지)에 과도한 연마가 진행됨으로 인해, 웨이퍼 센터 부분에서는 연마정지 질화막(23)이 어택(attack)되고 웨이퍼 에지 부분에서는 연마정지 질화막(23) 위에 산화막이 완전히 연마되지 않고 잔류되어, 웨이퍼 평탄도가 떨어지게 된다.
그 결과, 웨이퍼내의 균일도 조절이 어려우며, 이에 따라 후속 공정에서 타겟(target) 설정이 어렵고, 소자의 전기적 특성에 치명적인 문제가 발생되게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소자분리를 위한 화학적기계연마 공정시 웨이퍼 평탄도를 향상시킬 수 있는 반도체 소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 연마정지 질화막을 형성하는 단계와, 상기 연마정지 질화막과 상기 기판에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전면에 소자분리용 산화막을 형성하는 단계와, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 상기 소자분리용 산화막을 1차 연마하는 단계와, 산화막과 질화막에 대한 연마율의 차이가 없는 저선택성 슬러리를 사용하여 상기 소자분리용 산화막을 2차 연마하는 단계와, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 상기 연마정지 질화막이 노출되도록 상기 소자분리용 산화막을 3차 연마하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
-실시예-
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자분리 방법을 설명하기 위한 공정 단면도들로, 플래시 메모리 소자 제조에 적용된 예를 나타낸다.
먼저, 도 3a에 도시된 바와 같이, 기판(30)상에 터널링 절연막(31), 플로팅 게이트용 도전막(32)과 연마정지 질화막(33)과 하드마스크 산화막(34)을 차례로 형성한다. 여기서, 플로팅 게이트용 도전막(32)은 폴리실리콘막을 이용하여 형성할 수 있고, 하드마스크 산화막(34)은 SiON막을 이용하여 형성할 수 있다.
이어, 사진 식각 공정으로 하드마스크 산화막(34)과 연마정지 질화막(33)과 플로팅 게이트용 도전막(32)과 터널링 절연막(31)을 패터닝하여 기판(30)의 필드 영역을 노출시킨 다음, 노출된 기판(30)을 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전면에 소자분리용 산화막, 예를 들어 HDP 산화막(35)을 형성한다.
이때, 연마정지 질화막(33) 위에 하드마스크 산화막(34)을 포함하는 산화막의 두께가 3200 내지 3600Å이 되도록 HDP 산화막(35)의 형성 두께를 제어한다.
그 다음, 결과물에 대하여 CMP 공정을 행하여 소자분리막(35A)을 형성한다.
상기 CMP 공정은 3 단계로 나누어 진행한다.
1차 CMP 공정은, 도 3b에 도시된 바와 같이, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리(HSS)를 이용하여, 연마정지 질화막(33) 위에 산화막이 1800 내지 2200Å의 두께로 남도록 실시한다.
1차 CMP 공정의 시간은 16 내지 20초로 설정하는 것이 바람직하며, 고선택성 슬러리(HSS)로는 CeO2 등의 세리아 슬러리(ceria slurry)를 사용하는 것이 바람직하다.
1차 CMP 공정에서는 고선택성 슬러리(HSS)를 사용함에 따라 웨이퍼 에지 부분에 비해 센터 부분이 더 많이 연마되는 센터 오버 연마(center over polishing)의 경향을 갖는다. 하지만, 종래에 2 단계로 진행하던 CMP 공정을 3 단계로 나누어 진행하여, 각 단계별 연마 시간이 단축됨에 따라, 센터 부분이 오버 연마되는 정도가 감소되고 이에 따라 오버 연마로 인한 웨이퍼 센터 부분과 에지 부분간 단차가 줄어들게 되어, 웨이퍼 토플로지는 도 4a에 도시된 바와 같이 웨이퍼 센터 부분이 약간 패인 형태를 갖게 된다.
2차 CMP 공정은, 도 3c에 도시된 바와 같이, 산화막과 질화막간 제거율의 차이를 갖지 않는 저선택성 슬러리(LSS)를 이용하여, 연마정지 질화막(33) 위에 산화막이 600 내지 800Å의 두께로 남도록 실시한다.
2차 CMP 공정의 시간은 16 내지 20초로 설정하는 것이 바람직하며, 저선택성 슬러리(LSS)로는 SiO2등의 실리카 슬러리(silica slurry)를 사용하는 것이 바람직하다.
2차 CMP 공정에서는 저선택성 슬러리(LSS)를 사용함에 따라 웨이퍼 에지 부분이 센터 부분에 비해 더 연마되어, 1차 CMP 공정에서 발생된 단차가 보상되게 되고, 웨이퍼 에지 부분이 약간 오버 연마된다. 따라서, 2차 CMP 공정 이후 웨이퍼 토플로지 형태는 도 4b에 도시된 바와 같이, 다른 부분에 비해 웨이퍼 에지 부분이 아주 약간 패인 형태를 갖게 된다.
3차 CMP 공정은, 도 3d에 도시된 바와 같이, 질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리(HSS)를 이용하여, 연마정지 질화막(33)을 타겟으로 연마를 실시하여 소자분리막(35A)을 형성하는 공정이다.
3차 CMP 공정의 시간은 16 내지 20초로 설정하는 것이 바람직하며, 고선택성 슬러리(HSS)로는 CeO2 등의 세리아 슬러리를 사용하는 것이 바람직하다. 그리고, 연마정지 질화막(33)이 연마되는 두께가 Δ7±7Å이 되도록 함이 바람직하다.
3차 CMP 공정에서는 고선택성 슬러리(HSS)를 사용함에 따라 웨이퍼 센터 부분이 에지 부분에 비해 더 연마됨에 따라 2차 CMP 공정시에 발생된 단차가 보상되면서 웨이퍼 전면이 평탄화되게 된다.
이상으로, 본 발명의 실시예에 따른 반도체 소자의 소자분리 공정을 완료한다.
도 4c는 본 발명의 실시예에 따른 소자분리 공정 이후(3차 CMP 공정 이후)에 웨이퍼 토플로지 형태를 나타낸 맵으로서, 웨이퍼 전면에 걸쳐 균일한 토플로지를 보임을 확인할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과가 있다.
소자분리를 위한 화학적기계연마 공정을 고선택성 슬러리를 이용하는 1차 연마 공정, 저선택성 슬러리를 이용하는 2차 연마 공정, 고선택성 슬러리를 이용하는 3차 연마 공정으로 나누어 진행하므로, 각 스텝당 연마 시간이 단축되어 각 스텝에서 웨이퍼의 일정 부분이 오버 연마되는 정도를 줄일 수 있으며, 이전 스텝에서의 오버 연마로 인해 발생된 단차를 후속 스텝에서 반대로 작용하는 슬러리를 사용하여 제거하면서 점진적으로 웨이퍼 평탄도를 개선시킬 수 있다.
따라서, 웨이퍼 균일도가 향상되므로 후속 공정에서 타겟 설정이 용이해지고, 소자의 전기적 특성을 향상시킬 수 있다.

Claims (7)

  1. 기판상에 연마정지 질화막을 형성하는 단계;
    상기 연마정지 질화막과 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 전면에 소자분리용 산화막을 형성하는 단계;
    질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 상기 소자분리용 산화막을 1차 연마하는 단계;
    산화막과 질화막에 대한 연마율의 차이가 없는 저선택성 슬러리를 사용하여 상기 소자분리용 산화막을 2차 연마하는 단계;
    질화막 대비 산화막에 대한 빠른 연마율을 갖는 고선택성 슬러리를 사용하여 상기 연마정지 질화막이 노출되도록 상기 소자분리용 산화막을 3차 연마하여 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 고선택성 슬러리로 세리아 슬러리를 사용하는 반도체 소자의 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 저선택성 슬러리로 실리카 슬러리를 사용하는 반도체 소자의 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 소자분리용 산화막은, 상기 연마정지 질화막상에 형성되는 산화막의 두께가 3200 내지 3600Å이 되도록, 형성하는 반도체 소자의 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 1차, 2차 및 3차 연마 공정을 각각 16 내지 20초간 실시하는 반도체 소자의 소자분리 방법.
  6. 제 1 항에 있어서,
    상기 1차 연마 공정시 상기 연마정지 질화막 위에 산화막을 1800 내지 2200Å의 두께로 잔류시키는 반도체 소자의 소자분리 방법.
  7. 제 1 항에 있어서,
    상기 2차 연마 공정시 상기 연마정지 질화막 위에 산화막을 600 내지 800Å의 두께로 잔류시키는 반도체 소자의 소자분리 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102765A1 (en) * 2011-01-24 2012-08-02 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8497210B2 (en) 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497210B2 (en) 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8507383B2 (en) 2010-10-04 2013-08-13 International Business Machines Corporation Fabrication of replacement metal gate devices
US8513127B2 (en) 2010-10-04 2013-08-20 International Business Machines Corporation Chemical mechanical planarization processes for fabrication of FinFET devices
US8524606B2 (en) 2010-10-04 2013-09-03 International Business Machines Corporation Chemical mechanical planarization with overburden mask
WO2012102765A1 (en) * 2011-01-24 2012-08-02 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization

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