KR100772678B1 - 반도체 소자의 소자분리막 제조 방법 - Google Patents
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Abstract
본 발명은 트렌치 갭필 산화막을 화학적·기계적 연마를 진행할 때 발생하는 디펙트를 방지하고 실리카 계열의 슬러리만을 사용하여 고선택비 연마를 구현하는데 적합한 반도체 소자의 소자분리막 제조 방법 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상의 소정 영역 상에 적어도 실리카 슬러리에 대해 연마속도가 느린 연마정지막을 갖는 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 채울 때까지 상기 트렌치 마스크 상에 트렌치 갭필 절연막을 형성하는 단계; 및 상기 실리카 슬러리를 사용하여 상기 연마정지막에서 연마가 정지되도록 상기 트렌치 갭필 절연막을 평탄화하는 단계를 포함하고, 이에 본 발명은 STI CMP 공정에서 하드마스크를 비정질 카본으로 사용하여 실리카 슬러리만을 사용하여 연마를 진행하므로써, 트렌치 갭필 산화막의 표면 디펙트 수준을 현저하게 감소시킬 수 있고, 세리아 슬러리 사용에 따른 부가 비용(슬러리 필터링 시스템과 전용 장비 사용)을 줄일 수 있으므로 수율을 향상시키면서 생산 비용을 절감하는 효과를 얻을 수 있다.
세리아 슬러리, 실리카 슬러리, 화학적·기계적 연마, 디펙트
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 열산화막
23 : 소자분리용 질화막 24 : 소자분리용 산화막
25 : 하드마스크용 비정질 카본 26 : 트렌치
27 : 트렌치 갭필 산화막 200 : 트렌치 마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 연마제로서 실리카 계열의 슬러리(Silica-based sluury)를 사용하는 화학적·기계적 연마(Chemical Mechanical Polishing; 이하 'CMP') 방법에 의한 반도체 소자의 소자분리막 제조에 관한 것이다.
소자분리를 위한 트렌치 소자분리(Shallow Trench Isolation; STI) 공정은 반도체 소자의 디자인 룰(Design Rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 활성 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 부각되고 있으며, 1G DRAM, 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유리하다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 트렌치 마스크(100)를 형성한다. 이 때, 트렌치 마스크(100)는 열산화막(12), 소자분리 질화막(13), 소자분리 산화막(14) 및 소자분리 SiON막(15)가 적층된 구조이다.
이어서, 트렌치 마스크(100)를 사용하여 반도체 기판(11)을 선택적으로 식각하여 트렌치(16)를 형성한다.
다음으로, 트렌치(16)를 매립할 때까지 트렌치 마스크(100) 상에 트렌치 갭필 산화막(17)을 증착한다. 이 때, 트렌치 갭필 산화막(17)은 증착 특성에 따라 셀영역과 와이드필드영역은 평탄하게 증착되지만, 와이드액티브영역에서는 큰 단차를 만들면서 증착된다.
따라서, 실리카 슬러리(Silica Slurry)를 사용하여 CMP를 진행하여 와이드액티브영역 상의 트렌치 갭필 산화막(17)의 큰 단차를 제거한다.
이 때, 실리카 슬러리를 이용하여 CMP를 진행하는 것은, 세리아 슬러리는 산화막 대비 질화막의 연마 선택비는 높지만, 실리카 슬러리보다 단차 제거 능력이 현저히 낮기 때문에 세리아 슬러리를 사용하기 전에 실리카 슬러리로 HDP막을 평탄화시켜야 한다.
도 1b에 도시된 바와 같이, 세리아 슬러리를 사용하여 CMP 공정을 진행하여 셀영역, 와이드필드영역, 와이드액티브영역에서 트렌치 갭필 산화막(17)을 분리한다.
SiO2를 주성분으로 하는 물질을 연마하는 경우에 사용되는 연마제로서 산화세륨 입자를 사용한 세리아 계열의 슬러리가 알려져 있다. 세리아 슬러리는 산화막 대비 실리콘질화막의 연마 선택비는 높지만 실리카 슬러리보다 디펙트 수준이 높기 때문에 분리된 트렌치 갭필 산화막(17) 표면에 파티클과 스크래치(s)를 유발하고, 이러한 디펙트를 감소시키기 위해 추가 설비와 관리가 필요하지만 실리카 슬러리에 비하여 여전히 높은 수준이다.
상술한 바와 같이, 종래 기술은 서브 60㎚ 플래시 소자를 제조할 때 STI CMP 공정에서 고선택비 CMP를 구현하기 위하여 실리카(SiO2) 슬러리와 세리아(CeO2) 슬러리를 사용하여 2 단계로 진행하고 있다.
이는, 트렌치 갭필 산화막의 실리카 슬러리의 높은평탄화능력(High Planarization ability)와 세리아 슬러리의 고선택비능력(High Selectivity ability)을 이용하는 것이다.
그러나, 세리아 슬러리로 진행한 웨이퍼는 실리카 슬러리로 진행한 것에 비하여 디펙트(예컨대, 파티클 잔류, 슬러리 잔유물, 스크래치)가 다량 발생하기 때문에 세리아유도디펙트(Ceria Induced Defect를 감소시키고자 세리아 슬러리가 POU(Point of Use)에 도달하기 전에 미리 필터링하거나 세리아 슬러리 전용 CMP 장비를 사용한다.
그럼에도 불구하고, 세리아 슬러리로 진행한 웨이퍼의 디펙트 수준은 슬러리를 필터링 하거나 전용 CMP 장비를 사용하기 전보다 많이 개선되었지만, 실리카 슬러리를 사용한 웨이퍼의 디펙트 수준보다 여전히 높고 생산 비용이 증가하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치 갭필 산화막을 화학적·기계적 연마를 진행할 때 발생하는 디펙트를 방지하고 실리카 계열의 슬러리만을 사용하여 고선택비 연마를 구현하는데 적합한 반도체 소자의 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 소자분리막 제조 방법은 반도체 기판 상의 소정 영역 상에 적어도 실리카 슬러리에 대해 연마속도가 느린 연마정지막을 갖는 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 채울 때까지 상기 트렌치 마스크 상에 트렌치 갭필 절연막을 형성하는 단계; 및 상기 실리카 슬러리를 사용하여 상기 연마정지막에서 연마가 정지되도록 상기 트렌치 갭필 절연막을 평탄화하는 단계를 포함한다.
또한, 본 발명은 반도체 기판 상의 소정 영역 상에 질화막, 산화막 및 비정질 카본이 적층된 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 채울 때까지 상기 트렌치 마스크 상에 트렌치 갭필 절연막을 형성하는 단계; 실리카 슬러리를 사용하여 상기 비정질 카본에서 연마 정지되도록 상기 트렌치 갭필 절연막을 평탄화하는 단계를 포함한다.
이와 같이, 본 발명은 상기 비정질 카본을 STI CMP 공정에서 실리카 슬러리의 폴리싱 베리어로 적용하여 연마 메카니즘에 의한 화학 반응을 방지하여 세리아 계열의 슬러리를 사용하지 않고, 실리카 계열의 슬러리만을 사용하여 고선택비 CMP 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 고온의 열공정을 진행하여 열산화막(22)을 성장시킨다. 열산화막(22)은 플래시 메모리를 제조할 때, DRAM 메모리 소자 형성 공정과 달리 트렌치를 형성하기 전에 각종 이온 주입 공정(Implant)을 먼저 진행하는데, 반도체 기판(21) 상부가 이온 주입 공정에 의해 손상되는 것을 방지하기 위한 보호막이다.
계속해서, 열산화막(22) 상에 소자분리용 질화막(23), 소자분리용 산화막(24) 및 하드마스크용 비정질 카본(25)을 차례로 증착한다.
이 때, 소자분리용 질화막(23)은 반도체 기판(21)을 선택적으로 식각하여 트렌치를 형성할 때, 하드마스크로 사용되어 원하는 트렌치 프로파일을 형성하기 위해 형성하는 것으로 200∼400Å 두께로 형성한다.
또한, 소자분리용 산화막(24)은 400∼600Å 두께로 형성하며 소자분리용 질화막(23)을 하드마스크로 사용하여 트렌치 식각 공정을 진행할 때, 소자분리용 질화막(23)의 상부가 손상되는 것을 최소화하기 위해 증착하는 막이다.
더 자세히는, 이는 플래시 메모리 소자를 제조하는 설계 중 자기정렬플로팅게이트(Self Align Floating Gate) 라는 설계 공정이 있는데, 이러한 설계 공정을 적용하는 데 있어서, 소자분리용 질화막(23)을 스트립한 후 폴리실리콘막을 증착해야하는데, 소자분리용 질화막(23)이 손상되어 없어지면 폴리실리콘막의 증착 프로 파일이 나빠지고, 결국 소자의 특성에 영향을 미치게 된다. 따라서, 소자분리용 질화막(23) 상에 소자분리용 산화막(24)을 형성하는 것이다.
계속해서, 소자분리용 산화막(24) 상에 50∼150Å의 두께의 하드마스크용 비정질 카본(25)을 증착한다.
하드마스크용 물질로 비정질 카본(25)을 사용하는 것은, STI CMP 공정에서 실리카 슬러리의 폴리싱 베리어로서 작용하기 위함이다.
비정질 카본(Amorphous Carbon)은 물질적으로 탄소 화합물이므로 웨이퍼에 증착되면 웨이퍼 표면은 소수성(hydrophobic) 특성을 띄기 때문에 산화막에서의 연마 메카니즘에 의한 화학 반응이 일어나지 않아 거의 연마되지 않는 폴리싱 베리어(Polishing Barrier)로 사용할 수 있다.
비정질 카본(25)은 스핀 코팅(Spin Coating) 방식 또는 화학 기상 증착(Chemical Vapor Deposition) 방식으로 증착할 수 있다.
먼저, 스핀 코팅 방식은 비정질 카본(25) 코팅시 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3 단계로 진행하는데, 코팅 시간은 제 1 단계에서 0.5초∼2초, 제 2 단계에서 2초∼4초, 제 3 단계에서 1초∼3초 간 진행한다.
또한, 스핀 코팅을 실시할 때, 웨이퍼의 스핀 스피드는 제 1 단계에서 300rpm∼500rpm, 제 2 단계에서 500rpm∼900rpm, 제 3 단계에서 800rpm∼1200rpm으로 진행한다.
계속해서, 비정질 카본(25) 코팅 후 150∼200℃ 온도로 N2 분위기에서 30분 ∼60분간 베이킹(Baking)을 진행하며, 베이킹 공정 후 400 ℃ 온도로 N2 분위기에서 1시간∼5시간 동안 큐어링(Curing)을 실시한다.
이어서, 비정질 카본(25)은 화학 기상 증착 또는 플라즈마강화화학기상증착 방식을 사용하며, 에틸렌(Ethylene), 프로필렌(Propylene) 또는 부틸렌(Buthylene)을 원료물로 사용하며 400∼550℃ 온도로 He 분위기에서 RF 파워로 500∼1000W를 사용한다.
도 2b에 도시된 바와 같이, 하드마스크용 비정질 카본(25) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 마스크로 하여 하드마스크용 비정질 카본(25)을 식각하여 비정질 카본 하드마스크(25a)를 형성한다.
이어서, 비정질 카본 하드마스크(25a)를 식각 베리어로 소자분리용 산화막(24), 소자분리용 질화막(23) 및 열산화막(22)을 차례로 식각하여 하드마스크(25a), 소자분리 산화막(24a) 및 소자분리 질화막(23a)으로 이루어진 트렌치 마스크(200)를 형성한다.
다음으로, 트렌치 마스크(200)를 사용하여 반도체 기판(21)을 선택적으로 식각하여 트렌치(26)를 형성한다. 이 때, 트렌치(26) 식각은 인시튜(in-situ)로 진행하며, 트렌치(26) 깊이는 2000Å 으로 한다.
더 자세히는 트렌치(26) 식각은 CF4, C2F6, C4F8, C4F6, C5F8, CF3H, CF2H2, CFH3, C2HF5, NF3, SF6 및 CF3Cl로 이루어진 그룹에서 선택된 어느 한 물질을 에쳔트(Etchant)로 사용하며, 에쳔트에 첨가 가스(Additive Gas)로 H2 또는 O2 가스 를 사용한다.
한편, 트렌치(26) 식각 공정을 실시한 후 비정질 카본 하드마스크(25a)가 소자분리 산화막(24a) 상에 잔류하도록 한다.
도 2c에 도시된 바와 같이, 트렌치(26)를 채울 때까지 상기 트렌치 마스크(200) 상에 트렌치 갭필 산화막(27)을 증착한다.
이 때, 트렌치 갭필 산화막(27)으로 HDP(High Density Plasma)막을 사용하며, HDP막의 증착 특성상 셀영역과 와이드필드영역은 평탄하게 증착되지만, 와이드액티브영역에서는 큰 단차를 만들면서 증착된다.
트렌치 갭필 산화막(27)으로 본 발명의 실시예에서는 HDP막을 사용하였지만 SOG(Spin On Glass), SOD(Spin On Dielectric)와 같은 물질도 사용할 수 있다.
도 2d에 도시된 바와 같이, 산화막 연마용으로 사용하는 실리카 슬러리를 사용하여 CMP 공정을 진행한다. 실리카 슬러리는 단차 제거 능력이 우수하여 연마 초기에는 STI 갭필 공정에서 유발된 트렌치 갭필 산화막(27a)의 단차를 쉽게 평탄화 시키면서 비정질 카본 하드마스크(25a)가 노출될 때까지 연속적으로 트렌치 갭필 산화막(27a)을 제거한다.
일단, 비정질 카본 하드마스크(25a)가 드러나면 비정질 카본은 산화막용 실리카 슬러리에서 거의 연마되지 않기 때문에 트렌치 갭필 산화막(27a)이 연마되는 것을 방지하는 폴리싱 베리어로 작용한다. 즉, 세리아 슬러리를 사용하지 않고, 실리카 슬러리만을 사용하여 고선택비 CMP 효과를 얻을 수 있다.
이어서, 연마 후에도 비정질 카본 하드마스크(25a)의 연마 속도가 너무 느리 기 때문에, 소자분리 산화막(24a) 상에 형성된 비정질 카본 하드마스크(25a)가 존재한다. 이 때, 비정질 카본 하드마스크(25a)는 소자분리 질화막(23a) 스트립 전 플라즈마 애싱(Plasma Ashing) 공정을 진행하여 완전히 제거한다.
상술한 바와 같이, 소자분리용 하드마스크로 비정질 카본을 적용하고, 산화막을 연마하는 실리카 슬러리만을 사용하여 CMP를 진행할 수 있다. 이는 비정질 카본의 제거율은 트렌치 갭필 산화막에 비해 거의 연마되지 않기 때문에, 고선택비 CMP를 구현할 수 있고, 세리아 슬러리를 사용하지 않음으로써 트렌치 매립 산화막 표면의 스크래치 또는 디펙트 잔유물이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 서브 100㎚급 소자에서 STI CMP 공정에서 하드마스크를 비정질 카본으로 사용하여 실리카 슬러리만을 사용하여 연마를 진행하므로써, 트렌치 갭필 산화막의 표면 디펙트 수준을 현저하게 감소시킬 수 있고, 세리아 슬러리 사용에 따른 부가 비용(슬러리 필터링 시스템과 전용 장비 사용)을 줄일 수 있으므로 수율을 향상시키면서 생산 비용을 절감하는 효과를 얻을 수 있다.
Claims (25)
- 반도체 기판 상의 소정 영역 상에 적어도 실리카 슬러리에 대해 연마속도가 느린 연마정지막을 갖는 트렌치 마스크를 형성하는 단계;상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 채울 때까지 상기 트렌치 마스크 상에 트렌치 갭필 절연막을 형성하는 단계; 및상기 실리카 슬러리를 사용하여 상기 연마정지막에서 연마가 정지되도록 상기 트렌치 갭필 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.
- 제 1 항에 있어서,상기 연마정지막은 비정질 카본을 사용하는 반도체 소자의 소자분리막 제조 방법.
- 제 2 항에 있어서,상기 비정질 카본은 스핀 코팅법으로 형성하는 반도체 소자의 소자분리막 제 조 방법.
- 제 3 항에 있어서,상기 비정질 카본을 형성하는 상기 스핀 코팅법은,코팅 단계;베이킹 단계; 및큐어링 단계를 포함하는 3 단계로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 4 항에 있어서,상기 코팅 단계는,제 1 단계에서 0.5초∼2초, 제 2 단계에서 2초∼4초, 제 3 단계에서 1초∼3초의 3단계의 코팅 단계로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 5 항에 있어서,상기 코팅 단계는,제 1 단계에서 300∼500rpm, 제 2 단계에서 500∼900rpm, 제 3 단계에서 800 ∼1200rpm의 웨이퍼 스핀 스피드 단계를 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 4 항에 있어서,상기 베이킹 단계는,150∼200℃의 온도로 N2 분위기에서 30분∼60분간 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 4 항에 있어서,상기 큐어링 단계는,400∼450℃의 온도로 N2 분위기에서 1시간∼5시간 동안 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 3 항에 있어서,상기 비정질 카본은 화학기상증착법 또는 플라즈마강화화학기상증착법으로 형성하는 반도체 소자의 소자분리막 제조 방법.
- 제 9 항에 있어서,상기 화학 기상 증착법은 원료 물질로 에틸렌, 프로필렌 또는 부틸렌을 사용하는 반도체 소자의 소자분리막 제조 방법.
- 제 10 항에 있어서,상기 화학 기상 증착법은 400∼550℃의 온도로 He 분위기에서 500∼1000Ｗ의 RF 파워를 갖는 조건으로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 1 항에 있어서,상기 트렌치 갭필 절연막을 평탄화하는 단계는,상기 평탄화 공정을 진행한 후 잔류하는 상기 연마정지막을 플라즈마 애싱 방식으로 제거하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.
- 제 1 항에 있어서,상기 연마정지막은 50∼150Å 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.
- 반도체 기판 상의 소정 영역 상에 질화막, 산화막 및 비정질 카본이 적층된 트렌치 마스크를 형성하는 단계;상기 트렌치 마스크를 사용하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 채울 때까지 상기 트렌치 마스크 상에 트렌치 갭필 절연막을 형성하는 단계; 및실리카 슬러리를 사용하여 상기 비정질 카본에서 연마 정지되도록 상기 트렌치 갭필 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.
- 제 14 항에 있어서,상기 비정질 카본은 스핀 코팅법으로 형성하는 반도체 소자의 소자분리막 제조 방법.
- 제 15 항에 있어서,상기 비정질 카본을 형성하는 상기 스핀 코팅법은,코팅 단계;베이킹 단계; 및큐어링 단계를 포함하는 3 단계로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 16 항에 있어서,상기 코팅 단계는,제 1 단계에서 0.5초∼2초, 제 2 단계에서 2초∼4초, 제 3 단계에서 1초∼3초의 3단계의 코팅 단계로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 16 항에 있어서,상기 코팅 단계는,제 1 단계에서 300∼500rpm, 제 2 단계에서 500∼900rpm, 제 3 단계에서 800∼1200rpm의 웨이퍼 스핀 스피드 단계를 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 16 항에 있어서,상기 베이킹 단계는,150∼200℃의 온도로 N2 분위기에서 30분∼60분간 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 16 항에 있어서,상기 큐어링 단계는,400∼450℃의 온도로 N2 분위기에서 1시간∼5시간 동안 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 14 항에 있어서,상기 비정질 카본은 화학기상증착법 또는 플라즈마강화화학기상증착법으로 형성하는 반도체 소자의 소자분리막 제조 방법.
- 제 21 항에 있어서,상기 화학 기상 증착법은 원료 물질로 에틸렌, 프로필렌 또는 부틸렌을 사용하는 반도체 소자의 소자분리막 제조 방법.
- 제 22 항에 있어서,상기 화학 기상 증착법은 400∼550℃의 온도로 He 분위기에서 500∼1000Ｗ의 RF 파워를 갖는 조건으로 진행하는 반도체 소자의 소자분리막 제조 방법.
- 제 14 항에 있어서,상기 트렌치 갭필 절연막을 평탄화하는 단계는,상기 평탄화 공정을 진행한 후 잔류하는 상기 비정질 카본을 플라즈마 애싱 방식으로 제거하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.
- 제 14 항에 있어서,상기 비정질 카본은 50∼150Å 두께로 형성하는 반도체 소자의 소자분리막 제조 방법.
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