KR20040057653A - 반도체 소자의 얕은 트랜치 소자분리막 형성방법 - Google Patents

반도체 소자의 얕은 트랜치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 반도체 기판상에 질화막을 증착하는 단계와, 상기 결과물에 필드 영역을 정의하여 얕은 트랜치를 형성하는 단계와, 상기 얕은 트랜치 내에 산화막을 갭필링하는 단계와, 상기 결과물을 양의 제타 전위를 갖는 연마제를 포함한 슬러리에 의해 화학기계적으로 연마하는 단계와, 상기 화학기계적연마에 의해 평탄화된 질화막을 습식식각으로 제거하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 STI CMP공정시 양의 제타 전위를 갖는 연마제를 슬러리에 첨가하여 산화막의 연마율을 질화막 수준 혹은 그 이하로 떨어뜨림으로써, 트랜치 산화막의 디싱을 방지할 수 있을 뿐만 아니라 STI CMP 공정마진을 확보할 수 있는 효과가 있다.

Description

반도체 소자의 얕은 트랜치 소자분리막 형성방법{The method for forming shallow trench isolation in semiconductor device}
본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로,특히, 제타 전위를 이용하여 산화막의 디싱(dishing)을 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것이다.
최근, 반도체의 집적도가 증가함에 따라 소자간의 전기적 절연을 목적으로 하는 소자분리막은 전기적 절연성이 우수하며 버즈빅(bird's beak)과 현상으로부터 자유로운 얕은 트랜치 소자분리막(Shallow Trench Isolation: 이하, STI라 함.)이 널리 이용되고 있으며, 이 얕은 트랜치 소자분리막(STI)을 평탄화하기 위한 방법으로는 저온에서 글로벌 평탄화가 가능한 화학기계적연마(Chemical Mechanical Polishing: 이하, CMP라 함.) 공정이 주로 사용된다.
도 1은 종래의 얕은 소자분리막을 나타낸 단면도이다.
종래의 얕은 소자분리막 형성방법을 설명하면, 먼저, 반도체 기판(10)상에 패드 질화막을 소정의 두께로 증착한 후, 필드 영역을 정의하여 포토 및 식각공정에 의해 얕은 트랜치(14)를 형성한다.
그 다음, 고밀도 플라즈마 화학기상증착(HDP CVD:High Density Plasma Chemical Vapor Deposition)에 의해 얕은 트랜치(14)에 산화막(16)을 갭-필링한 후 STI CMP공정을 통해 산화막(16)과 일정 부분의 패드 질화막을 연마한다. 이후, 패드 질화막(12)을 인산으로 제거하는 공정을 진행한다.
그러나, 종래의 얕은 트랜치 소자분리막 형성방법에서는 소자분리 영역별로 질화막 패턴 밀도의 차이가 발생하고, 이로 인하여 STI CMP공정 후 질화막 패턴 밀도가 큰 영역과 그렇치 않은 영역간에 잔존 질화막의 두께 편차가 심하게 나타나고, 결과적으로, 도 1에 나타낸 바와 같이, 얕은 트랜치 산화막의 두께 차이가 발생된다.
이러한 얕은 트랜치 산화막 두께의 불균일성은 소자의 전기적 절연특성에 악영향을 미치게 된다.
상기의 문제점을 극복하기 위해 종래의 STI CMP공정에서는 수소이온지수(PH)가 7인 연마제와 함께 패드 질화막과 산화막(16)의 선택비를 높인 고선택비의 슬러리가 사용되고 있다. 부연하면, 실리카 계열의 슬러리를 사용할 경우 패드 질화막과 산화막(16)의 선택비는 4:1이며, 상기 고선택비의 슬러리를 사용할 경우 선택비는 80:1 이상이다. 이 경우 슬러리에 포함된 연마제(18)는, 도 2에 나타낸 바와 같이, 음의 제타 전위(Zeta Potential) 값을 갖는다.
도 3은 일반적인 제타 전위의 수소이온지수(PH) 의존성을 나타낸 그래프로서, 수소이온지수(PH)가 증가함에 따라 화합물 SiO2, TiO2, Al2O3및 SiN3의 제타 전위가 감소함을 알 수 있다.
일반적으로, 슬러리에 존재하는 연마입자는 STI CMP공정시 제타 전위로 인하여 연마면과의 반응에 의해 연마속도에 영향을 준다. 유사하게 슬러리에 침지된 연마면은 재료가 연마될 때 표면 전위 및 제타 전위를 획득한다. 그리고, 슬러리의 연마입자는 수소이온지수(PH)의 적절한 선택으로 한가지 극성의 제타 포텐샬을 가지도록 선택될 수 있다.
도 2에서 수소이온지수(PH)가 7일 때, 질화막(12)은 +40㎷의 양의 제타 전위를 갖고, 산화막(16)은 -30㎷의 음의 제타 전위를 갖는다.
따라서, 종래의 기술에서는 상기 연마제가 양의 전위를 갖는 질화막과 결합하여 CMP공정시 연마방지막으로서 작용을 하게 되고, 산화막(16)이 상기 연마제와 결합함이 없이 질화막보다 더 연마됨에 따라 디싱이 발생하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 양의 제타 전위를 갖는 연마제가 첨가된 슬러리를 이용하여 STI CMP공정을 실시함으로써, 트랜치 산화막의 디싱을 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 얕은 트랜치 소자분리막을 나타낸 단면도.
도 2는 도 1d의 화학기계적연마 방법과 다른 실시예를 나타낸 단면도
도 3은 일반적인 제타 전위의 수소이온지수(PH) 의존성을 나타낸 그래프.
도 4a 내지 도 4e는 본 발명에 의한 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 패드 질화막
104: 얕은 트랜치 106: 산화막
108: 양의 제타전위를 갖는 입자
110: 세리아 연마입자
상기 목적을 달성하기 위한 본 발명에 의한 얕은 트랜치 소자분리막 형성방법은 반도체 기판상에 질화막을 증착하는 단계;
상기 결과물에 필드 영역을 정의하여 얕은 트랜치를 형성하는 단계:
상기 얕은 트랜치 내에 산화막을 갭필링하는 단계;
상기 결과물을 양의 제타 전위를 갖는 연마제를 포함한 슬러리에 의해 화학기계적으로 연마하는 단계; 및
상기 화학기계적연마에 의해 평탄화된 질화막을 습식식각으로 제거하는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명에 의한 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4e를 참조하여 본 발명의 실시예에 따른 얕은 트랜치 소자분리막 형성방법을 설명하면, 먼저, 반도체 기판(100)상에 패드 질화막(102)을 소정의 두께로 증착한 후 패드 질화막(102)상에 포토레지스트(미도시)를 도포한다. 포토레지스트(미도시) 도포 후 포토 공정에 의해 포토레지스트 패턴을 형성하여 필드영역을 정의하고, 이어서 상기 포토레지스트 패턴을 마스크로 하여 패드 질화막(102)과 반도체 기판(100)을 식각함으로써 얕은 트랜치(104)를 형성한다.
그 다음, 고밀도 플라즈마 화학기상증착(HDP CVD:High Density Plasma Chemical Vapor Deposition)에 의해 얕은 트랜치(104)에 산화막(106)을 갭-필링한 후 CMP공정을 통해 상기 결과물을 연마하여 평탄화시킨다. 이 때, 본 발명의 실시예에서는, 도 4d에 나타낸 바와 같이, 양의 제타 전위를 갖는 폴리 아미드(poly amide) 계열의 연마제(108)를 포함한 슬러리를 사용하여 CMP공정를 실시한다.
그러면, 양의 제타 전위에 의해 연마제(108)가 패드 질화막(102)이 아닌 산화막(106)과 반응하여 연마를 블로킹하는 역할을 수행하게 되고, 그 결과로 산화막(106)의 연마율이 질화막과 동일한 수준 또는 그 이하로 떨어져 패드 질화막(102)과 산화막(106)이 균일하게 연마된다.
그 다음, 소정 부분 연마된 패드 질화막(102)을 인산으로 제거하면, 도 4e와같이 디싱이 발생되지 않는 얕은 트랜치 소자분리막을 얻을 수 있게 된다.
한편, 본 발명의 실시예에 따라 연마제(108)의 수소이온지수(PH)는 산화막(106)이 음의 제타 전위를 갖고, 패드 질화막(102)이 양의 제타 전위를 갖도록 3~9사이의 값 중 하나로 조절되는 것이 바람직하다.
한편, 본 발명의 실시예에 따라 산화막(106)과 패드 질화막(102)의 선택비는 수소이온지수(PH)에 의해 조절됨과 아울러 상기 양의 제타 전위를 갖는 연마제의 농도에 의해 조절되며, 1:1 또는 그 이하가 되도록 조절된다.
한편, 본 발명의 실시예에 따라 산화막(106)은 얕은 트랜치(104)의 식각 깊이와 패드 질화막(102)의 증착 두께를 합한 정도의 최소의 두께로 갭-필링 된다. 이와 같이 함은 연마제(108)의 반응으로 산화막(106)의 연마율이 감소함에 따라 생산성이 떨어지기 때문이다.
한편, 본 발명의 실시예에서는 이러한 산화막(106)의 연마율 감소를 보상하기 위해 크기가 0.22~0.3㎛인 세리아 계열(110)의 연마입자를 사용하여 CMP공정을 실시한다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 STI CMP공정시 양의 제타 전위를 갖는 연마제를슬러리에 첨가하여 산화막의 연마율을 질화막 수준 혹은 그 이하로 떨어뜨림으로써, 트랜치 산화막의 디싱을 방지할 수 있을 뿐만 아니라 STI CMP 공정마진을 확보할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 질화막을 증착하는 단계;
    상기 결과물에 필드 영역을 정의하여 얕은 트랜치를 형성하는 단계:
    상기 얕은 트랜치 내에 산화막을 갭필링하는 단계;
    상기 결과물을 양의 제타 전위를 갖는 연마제를 포함한 슬러리에 의해 화학기계적으로 연마하는 단계; 및
    상기 화학기계적연마에 의해 평탄화된 질화막을 습식식각으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 연마제의 수소이온지수는 상기 산화막이 음의 제타 전위를 갖고, 상기 질화막이 양의 제타전위를 갖도록 3~9사이의 값 중 하나로 조절되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 산화막과 질화막의 선택비는 상기 양의 제타 전위를 갖는 연마제의 농도에 의해 조절되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  4. 제 3 항에 있어서,
    상기 산화막과 질화막의 선택비는 1:1 또는 그 이하가 되도록 상기 양의 제타 전위를 갖는 연마제의 농도를 조절하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 화학기계적 연마단계에서는 크기가 0.22~0.3㎛인 세리아 계열의 연마 입자가 사용되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
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