KR100895388B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 선형 질화막 하부에 화학기상증착(이하 CVD라 칭함) 산화막을 형성하여 선형질화막의 식각선택비차에 의한 모트 발생을 억제하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{METHOD FOR FABRICATING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 패드산화막
14 : 패드질화막 16 : 트랜치
18 : 웰 산화막 20 : 선형 질화막
22 : 필드산화막 24 : 문턱전압 조절용 산화막
26 : 게이트산화막 28 : 모트
30 : CVD 산화막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 선형 질화막을 사용하는 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 소자분리산화막 에지 부분의 모트(moat)에서의 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제 조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한다.
그다음 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성하고, 상기 구조의 전표면에 웰 산화막(18)과 선형 질화막(20)을 형성한 후, 상기 구조의 전표면에 필드산화막(22)을 도포하여 트랜치(16)를 메운다. (도 1a 참조).
그후 화학-기계적 연마(chemical mechanical polishing ; 이하 CMP라 칭함) 등의 방법으로 상기 필드산화막(22)을 평탄화시킨다. (도 1b 참조).
그다음 상기 남아있는 패드질화막(14)을 제거하고, (도 1c 참조), 상기 패드산화막(12)을 제거하고, 문턱전압 조절용 산화막(24)을 반도체기판(10)상에 형성한다. (도 1d 참조).
그후 상기 산화막(24)을 제거하고, 반도체기판(10) 상에 게이트산화막(26)을 형성한다. 이때 상기 필드산화막(22)의 에지 부분에 깊이 M의 모트(28)가 형성된다. (도 1e 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 고집적 소자에 사용되는 선형 질화막을 이용한 STI 공정에서는 패드질화막의 제거 공정시 선형질화막도 함께 식각되고, 후속 세정 공정에서도 산화막과 질화막의 식각선택비 차이로 인하여 필드산화막 에지 부분에 모트가 발생하게 되고, 상기 모트는 후속 게이트전극 패턴닝 공정시 식각 잔류물이 남는 자리를 제공하여 게이트전극의 원활한 패턴닝을 방해하고, 라인의 단락을 유발할 수도 있으며, 소자의 리플레쉬 특성도 저하시키는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 선형 질화막을 이용하는 STI 공정에서 선형 질화막의 하부에 CVD 산화막을 형성하여 평탄화 공정시 선형질화막이 트랜치 보다 높게 남도록하여 모트의 깊이를 감소시켜 모트에 의한 후속 식각 공정에서의 식각잔류물 발생을 방지하여 라인 단락의 원을 제거하고, 소자의 리플레쉬 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
전체 표면에 웰 산화막과 CVD 산화막을 형성하는 공정,
상기 CVD 산화막을 900∼1100℃ 의 온도에서 1-30분 동안 열처리 하는 공정과,
상기 CVD 산화막 상부에 선형질화막을 순차적으로 형성하는 공정과,
전체 표면에 필드산화막을 형성하여 트랜치를 메우는 공정과.
상기 필드산화막을 평탄화시키는 공정과,
상기 패드질화막 패턴을 제거하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 CVD 산화막을 저압CVD 또는 플라즈마 유도 CVD방법으로 형성하고, 상기 CVD 산화막의 반응가스로는 Si(OC2H5)4, Si2H6, SiH2Cl2, SiHCl3, SiCl4 및 O2 중 하나를 사용하며, 상기 저압 CVD 방법은 650∼900℃에서 CVD 산화막을 성장시키고, 상기 플라즈마 유도 CVD 방법은 PSG, BSG 또는 BPSG 산화막을 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 도 1b의 공정과 마찬가지로 실리콘 웨이퍼등의 반도체기판(10)상에 소자분리 마스크(도시되지 않음)를 이용하여 패턴닝된 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성하고, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한 후, 상기 구조의 전표면에 웰 산화막(18)과 CVD 산화막(30) 및 선형 질화막(20)을 순차적으로 형성한다. 여기서 상기 CVD 산화막(30)은 단차피복성이 우수한 저압CVD나 플라즈마 유도 CVD방법으로 형성하고, 반응가스로는 Si(OC2H5)4, Si2H6, SiH 2Cl2, SiHCl3, SiCl4 및 O2 등을 사용하고, 저압CVD 에서는 650∼900℃에서 성장시키며, 플라즈마 유도 CVD방법은 PSG, BSG 또는 BPSG 산화막을 성장시킨다.
그다음 상기 트랜치(16)를 메우는 필드산화막(22)을 형성한다. (도 2a 참조).
그 후, 상기 필드산화막(22)의 상부 표면을 CMP 등의 방법으로 식각하여 평탄화시킨다. (도 2b 참조).
그다음 상기 패드질화막(14)을 제거하게 되면, 패드질화막(14)이 모두 제거되어도 선형질화막(20)은 필드산화막(22)과 CVD 산화막(30)의 사이에 위치하게 되어 모세관 효과를 받게되므로, 패드질화막(14)을 인산으로 제거하는 공정에서 선형질화막(20)은 패드질화막(14)에 비해 1/4 정도의 식각비를 가진다. 따라서 선형질화막(20)의 에지가 트랜치(16) 보다 높게 남는다. (도 2c 참조).
그후, 상기 패드산화막(12)을 제거하고, 문턱전압 조절용 산화막(24)을 반도체기판(10)상에 형성한다. 이때 다시 선형질화막(20)의 에지 일부가 제거된다. (도 2d 참조).
그후 상기 산화막(24)을 제거하고, 반도체기판(10) 상에 게이트산화막(26)을 형성한다. 이때 상기 필드산화막(22)의 에지 부분에 모트(28)가 거의 형성되지 않는다. (도 2e 참조).
또한 상기 필드산화막 식각을 위한 CMP 공정시 저선택비 슬러리를 사용하면 평탄화 공정시 단차에 의한 평탄도 저하를 방지할 수 있으며, CVD 산화막 형성후에 900∼1100℃ 정도의 온도에서 1-30분 동안 열처리 공정을 실시하면, 필드산화막과 CVD 산화막간의 산에 대한 식각비가 3 이하가 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 선형 질화막의 하부에 CVD 산화막을 형성하여 패드질화막 제고 공정시 선형질화막의 식각 정도를 감소시켜 패드질화막이 모두 제거되어도 선형질화막의 에지가 트랜치의 상부에 위치하도록 형성하여 트랜치 에지 부분에서의 모트 발생을 방지하였으므로, 모트에 의해 후속 식각 공정에서의 잔류물 발생이 방지되고 라인의 단락이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

  1. 반도체기판상에 패드산화막과 패드질화막을 순차적으로 형성하는 공정과,
    상기 패드질화막과 패드산화막을 소자분리마스크를 이용한 패턴닝 공정으로 선택 식각하여 반도체기판의 소자분리영역으로 예정되어있는 부분을 노출시키는 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막 패턴을 마스크로 하여 노출되어있는 반도체기판을 일정 두께 식각하여 트랜치를 형성하는 공정과,
    전체 표면에 웰 산화막과 CVD 산화막을 형성하는 공정과,
    상기 CVD 산화막을 900∼1100℃ 의 온도에서 1-30분 동안 열처리하는 공정과,
    상기 CVD 산화막 상부에 선형질화막을 순차적으로 형성하는 공정과,
    전체 표면에 필드산화막을 형성하여 트랜치를 메우는 공정과.
    상기 필드산화막을 평탄화시키는 공정과,
    상기 패드질화막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 CVD 산화막은 저압CVD 또는 플라즈마 유도 CVD방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 CVD 산화막의 반응가스로는 Si(OC2H5)4, Si2H6, SiH2Cl2, SiHCl3, SiCl4 및 O2 로 이루어지는 군에서 임의로 선택되는 하나의 가스를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 저압 CVD 방법은 650∼900℃에서 CVD 산화막을 성장시키는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 플라즈마 유도 CVD 방법은 PSG, BSG 및 BPSG 산화막으로 이루어지는 군에서 임의로 선택되는 하나의 산화막을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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