KR20010059163A - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
패드산화막 및 패드질화막이 형성된 반도체기판에 트렌치를 형성하고 상기 트렌치 표면에 열산화막을 형성한 다음, 상기 열산화막을 포함한 전체표면상부에 스페이서 산화막과 스페이서 질화막을 각각 일정두께 형성하고 상기 트렌치를 매립하는 고밀도 플라즈마 산화막을 전체표면상부에 형성한 다음, 상기 스페이서 질화막을 식각장벽으로 상기 고밀도 플라즈 산화막을 화학기계연마(Chemical mechanical Polishing, 이하에서 CMP라 함)하고 노출된 스페이서 질화막의 상측을 식각하고 전체표면상부에 화학기상증착(Chemical Vapor Deposition, 이하에서 CVD라 함) 산화막을 일정두께 형성하고 상기 패드질화막을 식각장벽으로 하여 CMP 한 다음, 상기 패드질화막과 패드산화막을 습식방법으로 제거하는 공정으로 트렌치형 소자분리막을 형성하여 트렌치 하부층의 산화공정으로 인한 응력의 증가를 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치형 소자분리막을 형성하고 후속 열처리공정으로 인한 트렌치형 소자분리막과 소자분리막 하측의 실리콘인 반도체기판 사이의 응력 증가로 인한 반도체소자의 특성열화를 방지할 수 있는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그래서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고농도의 B 또는 BF2이온을 소자분리절연막의 하부에 이온주입시켜 격리효과를 보상해 주는데, 이 공정을 N 채널 필드 임플란트 ( N - channel field implant ) 공정, 즉 채널스토퍼 ( channel stopper ) 형성공정이라고 한다.
이때, 채널스토퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성영역이 좁아지며, 활성트랜지스터의 문턱전압 ( threshold voltage ) 을 높이는 내로우 ( narrow ) 채널 효과를 일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압 ( breakdown voltage ) 의 감소나 접합누출의 증대등의 문제를 일으키며, 소자분리절연막의 형성후에 채널스톱 불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리절연막의 끝부분이 손상되어 게이트 산화막의 열화를 가져올 수 있다. 그리고, 소자분리절연막의 상층부는 기판과 단차를 형성하여 후속공정의 진행시 어려움이 있다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
그러나, 트렌치를 이용하여 소자분리막을 형성하는 경우는, 트렌치 소자분리 영역에 산화막을 매립하고 후속 열처리공정을 진행하면 트렌치 하부의 실리콘이 후속 열처리공정에 의해 부피가 팽창하지만 상기 트렌치를 매립하는 산화막으로 부피팽창이 어렵다
이때, 상기 트렌치를 매립하는 산화막과 그 하부에서 열팽창하는 실리콘과의 계면에서 응력이 증가하고 그에 따른 접합누설전류가 증가하여 반도체소자의 전기적 특성을 열화시킨다.
그리하여, 상기한 바와같이 유발되는 소자의 특성 열화를 방지하기 위해, 선식식각공정으로 트렌치를 형성하고 저온 습식산화방법으로 트렌치 하부 코너에 실리콘을 라운딩시켜 형성함으로써 종래기술에 따른 응력의 증가를 방지하려 하였으나 용이하지 않았다.
또한, 트렌치 식각과 열산화막 형성공정후 스페이서 질화막을 증착하여 후속 열처리공정에 의한 응력의 증가를 방지하였으나, 패드질화막 후속 게이트전극 형성공정이 어렵고 게이트전극 형성공정후 손실된 스페이서 질화막 내부에 게이트전극이 잔류하여 오동작으로 인한 소자의 전기적 특성을 열화시키는 문제점이 유발되었다.
상기한 바와같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 트렌치를 매립하는 산화막과 반도체기판의 주성분인 실리콘의 계면에서 후속 열처리공정시 유발되는 응력의 증가를 억제할 수 없거나, 억제하더라도 다른 문제점이 유발되어 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치를 형성하고트렌치 표면에 산화막과 질화막을 형성하고 후속 공정을 실시함으로써 후속 열처리공정시 상기 질화막으로 하부층들의 산화을 억제하여 응력의 증가를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 패드산화막
15 : 패드질화막 17 : 트렌치
19 : 열산화막 21 : 스페이서 산화막
23 : 스페이서 질화막 25 : 고밀도 플라즈마 산화막
27 : CVD 산화막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
패드산화막 및 패드질화막이 형성된 반도체기판에 트렌치를 형성하는 공정과,
상기 트렌치 표면에 열산화막을 형성하는 공정과,
상기 열산화막을 포함한 전체표면상부에 스페이서 산화막과 스페이서 질화막을 각각 일정두께 형성하는 공정과,
상기 트렌치를 매립하는 고밀도 플라즈마 산화막을 전체표면상부에 형성하는 공정과,
상기 스페이서 질화막을 식각장벽으로 상기 고밀도 플라즈 산화막을 CMP 하고 노출된 스페이서 질화막의 상측을 식각하는 공정과,
전체표면상부에 CVD 산화막을 일정두께 형성하고 상기 패드질화막을 식각장벽으로 하여 CMP 하는 공정과,
상기 패드질화막과 패드산화막을 습식방법으로 제거하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)과 패드질화막(15)을 각각 일정두께 형성한다.
이때, 상기 패드산화막(13)은 30 ∼ 200 Å 정도의 두께로 형성하고, 상기 패드질화막(15)은 500 ∼ 3000 Å 정도의 두께로 형성한다. (도 1a)
그 다음, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막(15), 패드산화막(13)을 패터닝하고 이들을 식각장벽으로 하여 상기 반도체기판(11)을 일정두께 식각하여 트렌치(17)를 형성한다.
이때, 상기 트렌치(17) 형성공정은 건식식각공정으로 상기 반도체기판(11)을 1000 ∼5000 Å 정도의 깊이로 형성한다.
그 다음, 상기 트렌치(17) 표면에 열산화공정을 이용하여 희생열산화막(도시안됨)을 형성하고 이를 제거한다.
이때, 상기 열산화공정은 650 ∼ 1150 ℃ 정도의 온도에서 50 ∼ 300 Å 정도의 두께로 형성한다. (도 1b)
그 다음, 상기 트렌치(17) 표면에 열산화막(19)을 형성한다.
이때, 상기 열산화막(19)은 650 ∼ 1150 ℃ 정도의 온도에서 50 ∼ 300 Å 정도의 두께로 형성한다.
그 다음, 상기 트렌치(17)를 포함한 전체표면상부에 스페이서 산화막(21)을일정두께 형성한다.
이때, 상기 스페이서 산화막(21)은 CVD 방법을 이용하여 30 ∼ 300 Å 정도의 두께로 형성한다. (도 1c)
그 다음, 상기 스페이서 산화막(21) 상부에 스페이서 질화막(23)을 일정두께 형성한다.
이때, 상기 스페이서 질화막(23)은 CVD 방법을 이용하여 30 ∼ 300 Å 정도의 두께로 형성한다.
그 다음, 상기 트렌치(17)를 매립하는 고밀도 플라즈마 ( high dencity plasma ) 산화막(25)을 전체표면상부에 형성한다.
이때, 상기 고밀도 플라즈마 산화막(25)은 CVD 방법으로 형성하며, 상기 CVD 방법으로 형성된 산화막이나 오존-테오스 ( O3-TEOS ) 으로 대신 형성할 수도 있으며, 2000 ∼ 10000 Å 정도의 두께로 형성한다. (도 1d)
그리고, 상기 스페이서 질화막(23)을 노출시키는 평탄화식각공정으로 상기 고밀도 플라즈마 산화막(25)을 식각한다.
이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다.
여기서, 상기 평탄화식각공정은 불산용액이나 BOE 용액을 이용하여 소자분리영역의 상기 고밀도 플라즈마 산화막(25)을 원하는 두께만큼 선택적으로 식각하여 단차를 조절할 수도 있다. (도 1e)
그 다음, 상기 평탄화식각공정으로 노출된 상기 스페이서 질화막(23)의 상측을 150 ∼ 180 ℃ 온도의 인산용액으로 식각한다.
이때, 상기 스페이서 질화막(23)의 식각공정은 50 ∼ 300 퍼센트 과도식각한 것이다.
그 다음, 전체표면상부에 CVD 산화막(27)을 50 ∼ 500 Å 정도의 두께로 형성한다. (도 1f)
그리고, 상기 패드질화막(15)을 식각장벽으로 상기 패드질화막(15)을 노출시키는 CMP 공정을 실시한다. (도 1g)
그 다음, 상기 패드질화막(15)을 150 ∼ 180 ℃ 온도의 인산용액으로 제거하고 노출된 상기 패드산화막(13)을 습식방법으로 제거하여 트렌치형 소자분리막을 형성한다.
이때, 상기 트렌치형 소자분리막은 트렌치(17) 표면으로부터 열산화막(19), 스페이서 산화막(21), 스페이서 질화막(23) 및 HDP 산화막(25)의 순으로 상기 트렌치(17)를 매립하여 형성된 것이다. (도 1g)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 표면에 열산화막, 스페이서 산화막, 스페이서 질화막을 각각 일정두께 형성하고 상기 트렌치를 매립하는 고밀도 플라즈마 ( HDP ) 산화막을 형성하여 소자분리막을 형성함으로써 후속 열처리공정으로 인한 응력의 증가를 상기 스페이서 질화막으로 억제하여 반도체소자의 특성 열화를 방지하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (10)
- 패드산화막 및 패드질화막이 형성된 반도체기판에 트렌치를 형성하는 공정과,상기 트렌치 표면에 열산화막을 형성하는 공정과,상기 열산화막을 포함한 전체표면상부에 스페이서 산화막과 스페이서 질화막을 각각 일정두께 형성하는 공정과,상기 트렌치를 매립하는 고밀도 플라즈마 산화막을 전체표면상부에 형성하는 공정과,상기 스페이서 질화막을 식각장벽으로 상기 고밀도 플라즈 산화막을 CMP 하고 노출된 스페이서 질화막의 상측을 식각하는 공정과,전체표면상부에 CVD 산화막을 일정두께 형성하고 상기 패드질화막을 식각장벽으로 하여 CMP 하는 공정과,상기 패드질화막과 패드산화막을 습식방법으로 제거하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 패드산화막은 30 ∼ 200 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 패드질화막은 500 ∼ 3000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 열산화막은 650 ∼ 1150 ℃ 의 온도에서 50 ∼ 300 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 스페이서 산화막은 CVD 방법을 이용하여 30 ∼ 300 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 스페이서 질화막은 CVD 방법을 이용하여 30 ∼ 300 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 고밀도 플라즈마 산화막은 O3-TEOS 이나 CVD 산화막으로 대신 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항 또는 제 7 항중 어느 한항에 있어서,상기 고밀도 플라즈마 산화막은 2000 ∼ 10000 Å 두께로 형성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 스페이서 질화막 및 패드 질화막 식각공정은 150 ∼ 180 ℃ 온도의 인산용액을 이용하여 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1 항 또는 제 9 항중 어느 한항에 있어서,상기 스페이서 질화막의 식각공정은 50 ∼ 300 퍼센트의 과도식각을 수반하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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