JP2010050202A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板SBの主表面に溝TRが形成される。溝TRの壁面を酸化することにより壁面に第1の酸化膜TO1aが形成される。溝TR内を埋め込むように埋め込み導電膜BCが形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜BCを酸化することにより第2の酸化膜TO1bが形成される。第2の酸化膜TO1b上に第3の酸化膜TO2が気相成長法または塗布法により形成される。
【選択図】図1
Description
半導体基板の主表面の上にマスク層が選択的に形成され、そのマスク層が形成されていない半導体基板の主表面に溝が形成される。溝の壁面を酸化することにより壁面に第1の酸化膜が形成される。溝内を埋め込むように埋め込み導電膜が形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜を酸化することにより第2の酸化膜が形成される。第2の酸化膜上に第3の酸化膜が形成される。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す断面図である。図1を参照して、たとえばシリコンよりなる半導体基板SBの主表面に、フィールドシールドSTIよりなる素子分離構造STIが形成されている。この素子分離構造STIは、溝TRと、第1の酸化膜TO1aと、埋め込み導電膜BCと、第2の酸化膜TO1bと、第3の酸化膜TO2とを有している。
図3〜図12は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。図3を参照して、たとえばシリコンよりなる半導体基板SBの主表面上にシリコン酸化膜BFが熱酸化法によって5〜15nm程度の厚みで形成される。このシリコン酸化膜BF上に、シリコン窒化膜ST1が50〜250nm程度の厚みとなるようにCVD法によって形成される。このとき、シリコン酸化膜BFは、シリコン窒化膜ST1をシリコン基板SB上に直接成膜することによる応力を緩和し、結晶欠陥などを避けるために成膜される。
図18は、本発明の実施の形態2における半導体装置の構成を概略的に示す断面図である。図18を参照して、本実施の形態の半導体装置の構成は、図1に示す実施の形態1における半導体装置の構成と比較して、埋め込み導電膜BC上の絶縁膜TO4の構成において主に異なっている。
図20〜図22は、本発明の実施の形態2における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の半導体装置の製造方法は、図3〜図8に示す実施の形態1と同様の製造工程を経る。この後、図20を参照して、引張応力を有する絶縁膜TO4が、たとえば100〜500nmの膜厚で形成される。このような絶縁膜TO4は、たとえば準常圧化学気相成長法(SA(Sub-Atmospheric)−CVD法)により成膜温度をたとえば400〜600℃(より好ましくは520〜560℃)にしてシリコン酸化膜を成膜することによって形成される。またこのような絶縁膜TO4は、塗布法によってポリシラザン膜を塗布した後に、そのポリシラザン膜をシリコン酸化膜に置換するアニールをたとえば700〜800℃の温度で行うことによって形成されてもよい。この絶縁膜TO4の表面に、シリコン窒化膜ST1をストッパとするCMPが行なわれる。
Claims (9)
- 半導体基板の主表面に溝を形成する工程と、
前記溝の壁面を酸化することにより前記壁面に第1の酸化膜を形成する工程と、
前記第1の酸化膜で前記壁面を覆われた前記溝内を埋め込むように埋め込み導電膜を形成する工程と、
活性酸化種を含む雰囲気下にて前記埋め込み導電膜を酸化することにより第2の酸化膜を形成する工程と、
前記第2の酸化膜上に第3の酸化膜を形成する工程とを備えた、半導体装置の製造方法。 - 前記第1の酸化膜は、活性酸化種を含む雰囲気下にて前記溝の壁面を酸化することにより形成される、請求項1に記載の半導体装置の製造方法。
- 半導体基板の主表面に溝を形成する工程と、
前記溝の壁面を酸化することにより前記壁面に第1の酸化膜を形成する工程と、
前記第1の酸化膜で前記壁面を覆われた前記溝内を埋め込むように埋め込み導電膜を形成する工程と、
前記埋め込み導電膜上に、引張応力を有する第3の酸化膜を形成する工程とを備えた、半導体装置の製造方法。 - 前記第3の酸化膜は、準常圧化学的気相成長法および塗布法のいずれかにより形成される、請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 主表面に溝を有する半導体基板と、
前記溝の壁面を覆う第1の酸化膜と、
前記第1の酸化膜で前記壁面を覆われた前記溝内を埋め込み、かつ上端が前記主表面よりも下にある埋め込み導電膜と、
前記埋め込み導電膜の前記上面に接して形成された第2の酸化膜と、
前記第2の酸化膜上に接するように選択的に形成され、かつ前記第2の酸化膜よりも緻密でない膜質を有する第3の酸化膜とを備えた、半導体装置。 - 前記第2の酸化膜と前記第3の酸化膜との界面が前記主表面よりも下に位置している、請求項5に記載の半導体装置。
- 前記半導体基板の前記主表面に形成された1対のソース/ドレイン領域を有する絶縁ゲート型電界効果トランジスタをさらに備え、
前記埋め込み導電膜の前記上端は前記1対のソース/ドレイン領域の各々の下端よりも上に位置している、請求項5または6に記載の半導体装置。 - 前記第1の酸化膜は、前記第2の酸化膜との接合部から下側に向かうほど幅が小さくなるテーパー部を有している、請求項5〜7のいずれかに記載の半導体装置。
- 主表面に溝を有する半導体基板と、
前記溝の壁面を覆う第1の絶縁膜と、
前記第1の絶縁膜で前記壁面を覆われた前記溝内を埋め込埋め込み導電膜と、
前記埋め込み導電膜の上に形成され、かつ前記半導体基板に引張応力を与えるように形成された第2の絶縁膜とを備えた、半導体装置。
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