JP2839651B2 - 半導体装置の製造方法及びその半導体装置 - Google Patents
半導体装置の製造方法及びその半導体装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法とその半導体装置に
関するもので、特に半導体集積回路を構成する素子間の
分離を改善する製造方法とその半導体装置に係るもので
ある。
関するもので、特に半導体集積回路を構成する素子間の
分離を改善する製造方法とその半導体装置に係るもので
ある。
（従来の技術） 一般に半導体集積回路では、半導体基板の主面に、相
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
このような素子分離の方法としては、PN接合による分離
方法や酸化膜による分離方法等種々の方法が使用されて
いる。このうち、溝による素子間分離方法を用いて集積
回路を構成した場合の従来例について以下説明する。第
６図は、従来の素子間分離領域を形成する方法を説明す
るための模式的断面図である。シリコン基板１の素子領
域2a,2bを取り囲む溝3a及び3bを異方性エッチングによ
り形成する。次に素子領域2a及び2bの上面にシリコンナ
イトライド（SiNX）のような非酸化性膜4a及び4bを形成
する。次にこの非酸化性膜4a及び4bを耐酸化マスクとし
て、フィールド及び溝内面に酸化膜５を形成する。酸化
膜の溝に多結晶シリコン６を埋め込み、多結晶シリコン
を平坦化した後、薄いキャップ酸化膜７を形成する。
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
このような素子分離の方法としては、PN接合による分離
方法や酸化膜による分離方法等種々の方法が使用されて
いる。このうち、溝による素子間分離方法を用いて集積
回路を構成した場合の従来例について以下説明する。第
６図は、従来の素子間分離領域を形成する方法を説明す
るための模式的断面図である。シリコン基板１の素子領
域2a,2bを取り囲む溝3a及び3bを異方性エッチングによ
り形成する。次に素子領域2a及び2bの上面にシリコンナ
イトライド（SiNX）のような非酸化性膜4a及び4bを形成
する。次にこの非酸化性膜4a及び4bを耐酸化マスクとし
て、フィールド及び溝内面に酸化膜５を形成する。酸化
膜の溝に多結晶シリコン６を埋め込み、多結晶シリコン
を平坦化した後、薄いキャップ酸化膜７を形成する。
素子の集積密度を高めるため、一般に非酸化性膜と溝
側壁との間隔WTL及び隣接する溝3a及び3bとの間隔WTTは
短く設計されているが、短いとフィールド及び溝側壁の
酸化時の熱応力集中により、第７図に示すように溝の上
部コーナー８及び溝の底部コーナー９から転位欠陥10が
発生することがあった。
側壁との間隔WTL及び隣接する溝3a及び3bとの間隔WTTは
短く設計されているが、短いとフィールド及び溝側壁の
酸化時の熱応力集中により、第７図に示すように溝の上
部コーナー８及び溝の底部コーナー９から転位欠陥10が
発生することがあった。
これらの転位欠陥は、素子領域間の分離特性や素子領
域に形成される素子特性を劣化させる。例えば素子領域
にバイポーラトランジスタでアレイを形成した場合、こ
れら転位欠陥はコレクタ間のリーク電流を増加し、或い
はIc−hfe特性等のトランジスタ特性を劣化させる。つ
まり、転位欠陥がある密度で存在すると、欠陥をセンタ
ーとする再結合電流が増加するために素子特性や素子間
分離特性を劣化させるもので、問題である。
域に形成される素子特性を劣化させる。例えば素子領域
にバイポーラトランジスタでアレイを形成した場合、こ
れら転位欠陥はコレクタ間のリーク電流を増加し、或い
はIc−hfe特性等のトランジスタ特性を劣化させる。つ
まり、転位欠陥がある密度で存在すると、欠陥をセンタ
ーとする再結合電流が増加するために素子特性や素子間
分離特性を劣化させるもので、問題である。
（発明が解決しようとする課題） 前述の通り、半導体集積回路の製造方法では、素子領
域を囲む分離溝を掘り、次に素子領域上に島状の非酸化
膜（例えばSiNX膜）を形成し、この膜を耐酸化マスクと
して選択的にフィールド及び溝内面を酸化して素子分離
領域を形成している。従来の製造方法及びこの方法で製
造される集積回路では、この酸化時の応力集中により溝
のコーナー部に転位欠陥が発生し易く、素子特性や素子
間分離特性が劣化するという課題がある。
域を囲む分離溝を掘り、次に素子領域上に島状の非酸化
膜（例えばSiNX膜）を形成し、この膜を耐酸化マスクと
して選択的にフィールド及び溝内面を酸化して素子分離
領域を形成している。従来の製造方法及びこの方法で製
造される集積回路では、この酸化時の応力集中により溝
のコーナー部に転位欠陥が発生し易く、素子特性や素子
間分離特性が劣化するという課題がある。
本発明は、この課題を解決するためになされたもの
で、即ち素子分離溝の上部コーナー及び底部コーナーか
ら発生する転位等の欠陥を抑制し、素子特性及び素子分
離特性を実質的に劣化させない半導体装置の製造方法及
びその半導体装置を提供することを目的とする。
で、即ち素子分離溝の上部コーナー及び底部コーナーか
ら発生する転位等の欠陥を抑制し、素子特性及び素子分
離特性を実質的に劣化させない半導体装置の製造方法及
びその半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 請求項１に係る半導体装置の製造方法は、単結晶シリ
コン基板に素子領域を囲む溝を異方性エッチングにより
形成する素子分離形成工程と、素子領域上に非酸化膜を
形成し且つこの非酸化性膜と前記素子分離溝の該非酸化
性膜に近い方の側壁との間隔が少なくとも２μｍを超え
る非酸化性膜形成工程と、この非酸化性膜を選択酸化の
マスクとして、前記溝の内面を含む基板面に、厚さ9000
Åを超えない酸化膜を選択的に形成する工程とを、有す
ることを特徴とする。なお、非酸化性膜には通常SiNx膜
が使用されるが、シリサイド等その他の材料であっても
よい。
コン基板に素子領域を囲む溝を異方性エッチングにより
形成する素子分離形成工程と、素子領域上に非酸化膜を
形成し且つこの非酸化性膜と前記素子分離溝の該非酸化
性膜に近い方の側壁との間隔が少なくとも２μｍを超え
る非酸化性膜形成工程と、この非酸化性膜を選択酸化の
マスクとして、前記溝の内面を含む基板面に、厚さ9000
Åを超えない酸化膜を選択的に形成する工程とを、有す
ることを特徴とする。なお、非酸化性膜には通常SiNx膜
が使用されるが、シリサイド等その他の材料であっても
よい。
請求項２に係る半導体装置の製造方法は、単結晶シリ
コン基板に、素子領域を取り囲む溝の外側の側壁と、該
溝に隣接し他の素子領域を取り囲む溝の外側の側壁との
間隔が少なくとも３μｍを超える溝を異方性エッチング
により形成する素子分離溝形成工程と、前記素子領域上
に非酸化性膜を形成し且つこの非酸化性膜と前記素子領
域を取り囲む溝の該非酸化性膜に近い方の側壁との間隔
が少なくとも２μｍを超える非酸化性膜形成工程と、こ
の非酸化性膜を選択酸化のマスクとして、前記溝の内面
を含む基板面に、厚さが9000Åを超えない酸化膜を選択
的に形成する工程とを有することを特徴とする。
コン基板に、素子領域を取り囲む溝の外側の側壁と、該
溝に隣接し他の素子領域を取り囲む溝の外側の側壁との
間隔が少なくとも３μｍを超える溝を異方性エッチング
により形成する素子分離溝形成工程と、前記素子領域上
に非酸化性膜を形成し且つこの非酸化性膜と前記素子領
域を取り囲む溝の該非酸化性膜に近い方の側壁との間隔
が少なくとも２μｍを超える非酸化性膜形成工程と、こ
の非酸化性膜を選択酸化のマスクとして、前記溝の内面
を含む基板面に、厚さが9000Åを超えない酸化膜を選択
的に形成する工程とを有することを特徴とする。
請求項３に係る半導体装置は、請求項２記載の半導体
装置の製造方法により形成される半導体装置である。な
お、本半導体装置において、前記素子領域を取り囲む溝
の外側の側壁と、該溝に隣接し他の素子領域を取り囲む
溝の外側の側壁との間隔、並びに前記素子領域上に形成
される非酸化性膜と前記素子領域を取り囲む溝の該非酸
化性膜に近い方の側壁との間隔は、当該部位を含む半導
体装置の断面を例えば走査形電子顕微鏡等により観測す
れば検証可能である。
装置の製造方法により形成される半導体装置である。な
お、本半導体装置において、前記素子領域を取り囲む溝
の外側の側壁と、該溝に隣接し他の素子領域を取り囲む
溝の外側の側壁との間隔、並びに前記素子領域上に形成
される非酸化性膜と前記素子領域を取り囲む溝の該非酸
化性膜に近い方の側壁との間隔は、当該部位を含む半導
体装置の断面を例えば走査形電子顕微鏡等により観測す
れば検証可能である。
（作用） 以下請求項１について述べる。
本発明者らは試行により次の知見を得た。即ち例えば
素子分離溝を半導体基板上に形成した後、SiNX膜をマス
クとして溝の側壁とフィールド部とを同時もしくは別々
に選択酸化し、酸化後の溝に多結晶シリコン等の誘電体
物質を充填した後、平坦化し、この誘電体物質の表出部
を酸化するような溝による素子間分離構造においては、
溝のコーナー部から発生する転位等の欠陥密度は非酸化
性膜（SiNX膜）と溝側壁との間隔WTL（第１図（ｂ）参
照）に強い影響を受ける。従って、非酸化性膜と溝のこ
の膜に近い方の側壁との間隔を規定する必要がある。な
おこの間隔については、一本の溝に囲まれた１つの素子
領域に複数の非酸化性膜を形成する場合、最も溝に近い
非酸化性膜と該溝との間隔を規定する必要がある。
素子分離溝を半導体基板上に形成した後、SiNX膜をマス
クとして溝の側壁とフィールド部とを同時もしくは別々
に選択酸化し、酸化後の溝に多結晶シリコン等の誘電体
物質を充填した後、平坦化し、この誘電体物質の表出部
を酸化するような溝による素子間分離構造においては、
溝のコーナー部から発生する転位等の欠陥密度は非酸化
性膜（SiNX膜）と溝側壁との間隔WTL（第１図（ｂ）参
照）に強い影響を受ける。従って、非酸化性膜と溝のこ
の膜に近い方の側壁との間隔を規定する必要がある。な
おこの間隔については、一本の溝に囲まれた１つの素子
領域に複数の非酸化性膜を形成する場合、最も溝に近い
非酸化性膜と該溝との間隔を規定する必要がある。
又一般に、分離溝のコーナー部から発生する転位等の
欠陥密度は、フィールドもしくは溝側壁の酸化膜厚の影
響を受ける。
欠陥密度は、フィールドもしくは溝側壁の酸化膜厚の影
響を受ける。
後述の試行結果によれば、フィールド及び溝の側壁を
選択酸化する際、酸化膜厚が、9000Åを超えない範囲に
おいて、非酸化性膜と素子分離溝の側壁との間隔を２μ
ｍ以上とすることにより、分離溝のコーナー部から発生
する転位欠陥を確実に抑制することができ、実質的な素
子特性と素子分離特性の劣化は生じない。
選択酸化する際、酸化膜厚が、9000Åを超えない範囲に
おいて、非酸化性膜と素子分離溝の側壁との間隔を２μ
ｍ以上とすることにより、分離溝のコーナー部から発生
する転位欠陥を確実に抑制することができ、実質的な素
子特性と素子分離特性の劣化は生じない。
以下請求項２及び３について述べる。
素子分離溝の上部コーナー及び底部コーナーから発生
する転位等の欠陥密度は、主として非酸化性膜と溝側壁
との間隔WTL、隣接する溝の間隔WTT（第１図（ｂ）参
照）、フィールド及び溝の側壁に形成される酸化膜の膜
厚WOXによって変化する。
する転位等の欠陥密度は、主として非酸化性膜と溝側壁
との間隔WTL、隣接する溝の間隔WTT（第１図（ｂ）参
照）、フィールド及び溝の側壁に形成される酸化膜の膜
厚WOXによって変化する。
後述の試行結果によれば、酸化膜厚が9000Åを超えな
い範囲において、非酸化性膜と素子分離溝との間隔WTL
が２μｍを超え、隣接する溝の間隔WTTが３μｍを超え
るようにすることにより、分離溝のコーナーから発生す
る転位欠陥を確実に抑制することができる。
い範囲において、非酸化性膜と素子分離溝との間隔WTL
が２μｍを超え、隣接する溝の間隔WTTが３μｍを超え
るようにすることにより、分離溝のコーナーから発生す
る転位欠陥を確実に抑制することができる。
この試行において、前記間隔WTLを、転位欠陥を十分
抑制できる３μｍに固定し、前記間隔WTTを４μｍから
１μｍに向かって縮小していくと、欠陥密度がWTT＝２
μｍ前後で急激に増加することを発見した。この原因に
ついては解明中であるが、顕微レーザーラマン分光装置
（日本分光工業（株）製）を使用して求めたコーナーを
含む溝近傍の基板中の等ストレス線図から、転位等の欠
陥は、ストレスがある臨界値を超えるとなだれ的に増加
することが観測された。従って間隔WTTは、急激に欠陥
密度が増加する領域を避け、３μｍを超えるようにす
る。
抑制できる３μｍに固定し、前記間隔WTTを４μｍから
１μｍに向かって縮小していくと、欠陥密度がWTT＝２
μｍ前後で急激に増加することを発見した。この原因に
ついては解明中であるが、顕微レーザーラマン分光装置
（日本分光工業（株）製）を使用して求めたコーナーを
含む溝近傍の基板中の等ストレス線図から、転位等の欠
陥は、ストレスがある臨界値を超えるとなだれ的に増加
することが観測された。従って間隔WTTは、急激に欠陥
密度が増加する領域を避け、３μｍを超えるようにす
る。
（実施例） 実施例１ 素子領域にバイポーラトランジスタでアレイを形成す
る場合の製造方法について以下説明する。
る場合の製造方法について以下説明する。
第１図は該トランジスタアレイの製造工程を示すもの
で、同図（ａ）ないし（ｃ）は断面図、同図（ｄ）は斜
視図である。
で、同図（ａ）ないし（ｃ）は断面図、同図（ｄ）は斜
視図である。
第１図（ａ）に示すように、単結晶シリコン基板11の
主表面に、CVD又は熱酸化により、SiO2膜20aを形成し、
この膜上に素子分離溝形成領域上に開口部を有するレジ
ストパターン21aを積層し、RIE（反応性イオンエッチン
グ）法により幅１ないし２μｍ、深さ５μｍ程度の素子
分離溝13a及び13bを基板に対し垂直方向に形成する。又
素子分離溝13a及び13bは、それぞれ素子領域12a及び12b
を取り囲むように形成される。なお、単結晶基板11は、
図示してないがＮ型エピタキシャル層、N+型埋め込み層
及びＰ型基板から構成される。
主表面に、CVD又は熱酸化により、SiO2膜20aを形成し、
この膜上に素子分離溝形成領域上に開口部を有するレジ
ストパターン21aを積層し、RIE（反応性イオンエッチン
グ）法により幅１ないし２μｍ、深さ５μｍ程度の素子
分離溝13a及び13bを基板に対し垂直方向に形成する。又
素子分離溝13a及び13bは、それぞれ素子領域12a及び12b
を取り囲むように形成される。なお、単結晶基板11は、
図示してないがＮ型エピタキシャル層、N+型埋め込み層
及びＰ型基板から構成される。
次にレジスト21a及びSiO2膜20aを除去した後、同図
（ｂ）に示すように、H2及びO2ガス中で温度950℃の熱
酸化を行ない、厚さ500Å程度のSiO2膜20bを形成し、更
にLPCVDにより温度780℃で、厚さ1500ÅのSiNX膜を堆積
する。次に光蝕刻法によりSiNX膜上にレジストパターン
21bを形成し、続いてSiNX膜をプラズマエッチして、素
子領域12a及び12b上にSiNX膜（非酸化性膜）14a及び14b
を形成する。この際SiNX膜14a及び14bとこれに最も近い
素子分離溝13a及び13bの側壁との距離WTLは少なくとも
２μｍを超えるようにデバイス設計上規定しておく。
（ｂ）に示すように、H2及びO2ガス中で温度950℃の熱
酸化を行ない、厚さ500Å程度のSiO2膜20bを形成し、更
にLPCVDにより温度780℃で、厚さ1500ÅのSiNX膜を堆積
する。次に光蝕刻法によりSiNX膜上にレジストパターン
21bを形成し、続いてSiNX膜をプラズマエッチして、素
子領域12a及び12b上にSiNX膜（非酸化性膜）14a及び14b
を形成する。この際SiNX膜14a及び14bとこれに最も近い
素子分離溝13a及び13bの側壁との距離WTLは少なくとも
２μｍを超えるようにデバイス設計上規定しておく。
次に同図（ｃ）に示すようにレジスト膜21bを除去
し、SiNX膜14a及び14bを耐酸化マスクとし、1000℃のウ
ェット酸化を行ない、フィールド及び溝側壁に膜厚WOX
が9000Åを超えない、例えば8000Åの酸化膜15を形成す
る。
し、SiNX膜14a及び14bを耐酸化マスクとし、1000℃のウ
ェット酸化を行ない、フィールド及び溝側壁に膜厚WOX
が9000Åを超えない、例えば8000Åの酸化膜15を形成す
る。
次に同図（ｄ）に示すように、酸化膜形成後の溝に多
結晶シリコン16を埋め込み、多結晶シリコンを平坦化し
た後、薄いキャップ酸化膜17を形成する。
結晶シリコン16を埋め込み、多結晶シリコンを平坦化し
た後、薄いキャップ酸化膜17を形成する。
次に周知の製造方法により、素子領域にバイポーラト
ランジスタを形成する。なお符号E,B,Cはそれぞれエミ
ッタ，ベース及びコレクタの各領域を示す。
ランジスタを形成する。なお符号E,B,Cはそれぞれエミ
ッタ，ベース及びコレクタの各領域を示す。
次に素子領域における非酸化性膜（SiNX膜）と分離溝
の側壁との間隔WTLを最適化するために行なった試行の
一例について説明する。間隔WTLをパラメータとし、第
１図に示す上記製造方法により、バイポートランジスタ
アレイを同一半導体ウェーハ上に形成する。上記間隔W
TLは0,1.0,2.0,3.0及び4.0μｍの５通りとし、又フィー
ルド酸化膜厚を9000Åとし、溝と溝との間隔WTTを３μ
ｍとした場合について述べる。評価項目としては、分離
溝の上部コーナー及び底部コーナー部分に発生する欠陥
密度と、分離溝周辺に加わる常温における応力と、更に
素子間のリーク電流とを取り上げた。
の側壁との間隔WTLを最適化するために行なった試行の
一例について説明する。間隔WTLをパラメータとし、第
１図に示す上記製造方法により、バイポートランジスタ
アレイを同一半導体ウェーハ上に形成する。上記間隔W
TLは0,1.0,2.0,3.0及び4.0μｍの５通りとし、又フィー
ルド酸化膜厚を9000Åとし、溝と溝との間隔WTTを３μ
ｍとした場合について述べる。評価項目としては、分離
溝の上部コーナー及び底部コーナー部分に発生する欠陥
密度と、分離溝周辺に加わる常温における応力と、更に
素子間のリーク電流とを取り上げた。
欠陥は素子作成工程終了後、基板全面をエッチオフ
し、続いてライトエッチング（Wright etching）等によ
り欠陥を選択エッチングした後、光学顕微鏡観察を行な
い、欠陥数を数え、分離溝の長さ1mm当りに発生する欠
陥密度として表わした。又溝周辺に加わる応力は、顕微
レーザラマン分光法で測定し、溝底部に加わる最大応力
を測定値として表わした。更に素子間分離特性は、トラ
ンジスタセルのコレクタ電極間のＩ−Ｖ特性から求め、
印加電圧12Vのときの素子間リーク電流密度として表わ
した。
し、続いてライトエッチング（Wright etching）等によ
り欠陥を選択エッチングした後、光学顕微鏡観察を行な
い、欠陥数を数え、分離溝の長さ1mm当りに発生する欠
陥密度として表わした。又溝周辺に加わる応力は、顕微
レーザラマン分光法で測定し、溝底部に加わる最大応力
を測定値として表わした。更に素子間分離特性は、トラ
ンジスタセルのコレクタ電極間のＩ−Ｖ特性から求め、
印加電圧12Vのときの素子間リーク電流密度として表わ
した。
これらの特性値を同一グラフ上にまとめた結果が第３
図である。同図の横軸は、分離溝の側壁とSiNX膜（非酸
化性膜）との間隔WTL（μｍ）を表わし、縦軸（ａ）は1
2V印加時のセル間リーク電流密度（A/cm2）、縦軸
（ｂ）は欠陥密度（個/mm）、縦軸（ｃ）は応力（dyne/
cm2）を表わし、又図中の▲印はセル間リーク電流密
度、●印は欠陥密度、○印は応力のそれぞれの測定値を
示す。
図である。同図の横軸は、分離溝の側壁とSiNX膜（非酸
化性膜）との間隔WTL（μｍ）を表わし、縦軸（ａ）は1
2V印加時のセル間リーク電流密度（A/cm2）、縦軸
（ｂ）は欠陥密度（個/mm）、縦軸（ｃ）は応力（dyne/
cm2）を表わし、又図中の▲印はセル間リーク電流密
度、●印は欠陥密度、○印は応力のそれぞれの測定値を
示す。
第３図より、分離溝側壁と非酸化性膜との間隔WTLを
4.0,3.0,2.0,1.0,0μｍと近づけることにより、応力は
増加し、それに伴い欠陥密度が増加しているのがわか
る。更に欠陥密度が増加するのに伴い、素子分離特性の
劣化を示す素子間リーク電流密度が増加しいてることが
わかる。このセル間リーク電流は低く押えることが望ま
しく、間隔WTLを離す必要がある。
4.0,3.0,2.0,1.0,0μｍと近づけることにより、応力は
増加し、それに伴い欠陥密度が増加しているのがわか
る。更に欠陥密度が増加するのに伴い、素子分離特性の
劣化を示す素子間リーク電流密度が増加しいてることが
わかる。このセル間リーク電流は低く押えることが望ま
しく、間隔WTLを離す必要がある。
上記実施例において、素子分離溝側壁と非酸化性膜と
の間隔を2.0μｍ以上離すことにより、フィールド酸化
膜形成時に分離溝に発生する転位等の欠陥密度を、素子
特性上問題のない0.1個/mm以下に押えることができ、し
かも素子分離特性に重要なセル間リーク電流密度を、素
子動作上問題のない10-6A/cm2以下に押えることができ
る。
の間隔を2.0μｍ以上離すことにより、フィールド酸化
膜形成時に分離溝に発生する転位等の欠陥密度を、素子
特性上問題のない0.1個/mm以下に押えることができ、し
かも素子分離特性に重要なセル間リーク電流密度を、素
子動作上問題のない10-6A/cm2以下に押えることができ
る。
実施例２ 本実施例は、請求項２に係る製造方法で、前記実施例
１で述べた製造方法に次の事項を付加したものである。
即ち第１図（ａ）において、単結晶シリコン基板に隣接
する素子分離溝13a及び13bを形成するに際し、隣接する
溝13aと13bとの間隔WTTは、少なくとも３μｍを超える
ようにデバイス設計上規定しておく。その他については
前記実施例１の製造方法を準用する。即ち、第１図
（ａ）に示す間隔WTTが３μｍを超えるようにし、同図
（ｂ）に示す素子領域上の非酸化性膜とこれを取り囲む
素子分離溝との間隔WTLが２μｍを超えるようにし、且
つ、同図（ｃ）に示すように、前記非酸化性膜を選択酸
化用マスクとして形成する酸化膜の膜厚WOXが9000Åを
超えないように形成することを特徴とする。
１で述べた製造方法に次の事項を付加したものである。
即ち第１図（ａ）において、単結晶シリコン基板に隣接
する素子分離溝13a及び13bを形成するに際し、隣接する
溝13aと13bとの間隔WTTは、少なくとも３μｍを超える
ようにデバイス設計上規定しておく。その他については
前記実施例１の製造方法を準用する。即ち、第１図
（ａ）に示す間隔WTTが３μｍを超えるようにし、同図
（ｂ）に示す素子領域上の非酸化性膜とこれを取り囲む
素子分離溝との間隔WTLが２μｍを超えるようにし、且
つ、同図（ｃ）に示すように、前記非酸化性膜を選択酸
化用マスクとして形成する酸化膜の膜厚WOXが9000Åを
超えないように形成することを特徴とする。
第２図は、上記製造方法により形成される請求項３に
係る半導体装置の部分断面図である。シリコン単結晶基
板11は、Ｐ型基板11a、N+型埋め込み層11b、Ｎ型エピタ
キシャル層11cからなる。Ｎ型エピタキシャル層11cの表
面から不純物をドープしてＰ型ベース領域22a及び22b、
N+型エミッタ領域23a、23bがそれぞれ形成される。符号
24はP+型領域である。なお第１図と同符号は同じ部分を
表わすので説明を省略する。
係る半導体装置の部分断面図である。シリコン単結晶基
板11は、Ｐ型基板11a、N+型埋め込み層11b、Ｎ型エピタ
キシャル層11cからなる。Ｎ型エピタキシャル層11cの表
面から不純物をドープしてＰ型ベース領域22a及び22b、
N+型エミッタ領域23a、23bがそれぞれ形成される。符号
24はP+型領域である。なお第１図と同符号は同じ部分を
表わすので説明を省略する。
この半導体装置では互いに隣接する溝13aと13bとの間
隔WTTは３μｍを超え、溝13aと酸化膜15が非酸化性膜14
aに接する端部25との間隔WTLは２μｍを超え、酸化膜15
の厚さWOXは9000Åを超えないようにそれぞれ形成され
ている。長さWTT、WTL及びWOXは、第２図に示す半導体
装置の断面を、走査形電子顕微鏡像から、検証すること
ができる。
隔WTTは３μｍを超え、溝13aと酸化膜15が非酸化性膜14
aに接する端部25との間隔WTLは２μｍを超え、酸化膜15
の厚さWOXは9000Åを超えないようにそれぞれ形成され
ている。長さWTT、WTL及びWOXは、第２図に示す半導体
装置の断面を、走査形電子顕微鏡像から、検証すること
ができる。
次に隣接する素子分離溝の間隔WTTを最適化するため
に行なった試行の一例について説明する。非酸化膜と溝
の側壁との間隔WTLと、酸化膜厚WOXとの複数の組み合わ
せをつくり、１つの組み合わせに対し、間隔WTTは、1,
2,3及び４μｍの４通りとし、前記実施例２の製造方法
に準じて、複数の試料（バイポーラトランジスタアレ
イ）をつくった。試料に対する評価項目及び評価方法
は、間隔WTLを最適化するために行なった前記実施例１
の場合と同じである。
に行なった試行の一例について説明する。非酸化膜と溝
の側壁との間隔WTLと、酸化膜厚WOXとの複数の組み合わ
せをつくり、１つの組み合わせに対し、間隔WTTは、1,
2,3及び４μｍの４通りとし、前記実施例２の製造方法
に準じて、複数の試料（バイポーラトランジスタアレ
イ）をつくった。試料に対する評価項目及び評価方法
は、間隔WTLを最適化するために行なった前記実施例１
の場合と同じである。
第４図は、このうち非酸化性膜と溝との間隔WTLを転
位欠陥を十分抑制できる約３μｍ、酸化膜の膜厚WOXを
約9000Åとした組み合わせにおける評価データを、同一
グラフ上にまとめたものである。同図の横軸は、隣接す
る素子分離溝の間隔WTT（μｍ）を表わし、縦軸（ａ）
は12V印加時のセル間リーク電流密度（A/cm2）、縦軸
（ｂ）は欠陥密度（個/mm）、縦軸（ｃ）は応力（dyne/
cm2）を表わしている。
位欠陥を十分抑制できる約３μｍ、酸化膜の膜厚WOXを
約9000Åとした組み合わせにおける評価データを、同一
グラフ上にまとめたものである。同図の横軸は、隣接す
る素子分離溝の間隔WTT（μｍ）を表わし、縦軸（ａ）
は12V印加時のセル間リーク電流密度（A/cm2）、縦軸
（ｂ）は欠陥密度（個/mm）、縦軸（ｃ）は応力（dyne/
cm2）を表わしている。
第４図からわかるように、分離溝の間隔WTTを4,3,2,1
μｍと小さくしていった場合、２μｍ前後の間隔になる
と急激に欠陥密度が増加し、それに伴いセル間リーク電
流も急増する。一方分離溝のコーナーにおける応力は、
増加傾向から減少傾向に急変する。この応力の急変は、
非常に強い応力が加わったことにより、欠陥が多数発生
し、応力が緩和されたことによると考えられる。間隔W
TTが２μｍ前後になると、欠陥密度が急激に増加する原
因については、まだ十分解明されていない。顕微レーザ
ーラマン分光装置で分離溝周辺の等ストレス線図を描か
せると、間隔WTTが３μｍ前後で、強い引張り応力（ten
sile stress）を示すが、２μｍ前後では分離溝に沿っ
た全域にわたって圧縮応力（compressive stress）に変
化しているのが観測される。このことから、隣接する溝
が存在する構造では、転位等の結晶欠陥は、結晶中の引
張り応力が一定の臨界値を超えるとなだれ的に発生し、
内部応力は圧縮応力に変化するものと思われる。従って
間隔WTTは、この臨界値を避け、３μｍを超える値とす
る。
μｍと小さくしていった場合、２μｍ前後の間隔になる
と急激に欠陥密度が増加し、それに伴いセル間リーク電
流も急増する。一方分離溝のコーナーにおける応力は、
増加傾向から減少傾向に急変する。この応力の急変は、
非常に強い応力が加わったことにより、欠陥が多数発生
し、応力が緩和されたことによると考えられる。間隔W
TTが２μｍ前後になると、欠陥密度が急激に増加する原
因については、まだ十分解明されていない。顕微レーザ
ーラマン分光装置で分離溝周辺の等ストレス線図を描か
せると、間隔WTTが３μｍ前後で、強い引張り応力（ten
sile stress）を示すが、２μｍ前後では分離溝に沿っ
た全域にわたって圧縮応力（compressive stress）に変
化しているのが観測される。このことから、隣接する溝
が存在する構造では、転位等の結晶欠陥は、結晶中の引
張り応力が一定の臨界値を超えるとなだれ的に発生し、
内部応力は圧縮応力に変化するものと思われる。従って
間隔WTTは、この臨界値を避け、３μｍを超える値とす
る。
第５図は、転位等の欠陥発生に寄与する主な要因とし
て、間隔WTT、間隔WTL及び酸化膜厚WOXを取り上げ、複
数の組み合わせについて、これまでに行なった試行結果
をまとめたものである。同図において、横軸は隣接する
溝と溝との間隔WTT（μｍ）、縦軸は非酸化性膜と溝側
壁との間隔WTL（μｍ）を表わし、図中の平行斜線を引
いた領域は、転位等の欠陥密度が素子特性上問題ない0.
1個/mm以下に押えられる領域（実質的に欠陥が発生しな
い領域）である。又同図（ａ）ないし（ｃ）は、酸化膜
の厚さWOXが、（ａ）WOX≦3000Å、（ｂ）5000Å≧WOX
＞3000Å、（ｃ）9000Å≧WOX＞5000Åの場合を示す。
て、間隔WTT、間隔WTL及び酸化膜厚WOXを取り上げ、複
数の組み合わせについて、これまでに行なった試行結果
をまとめたものである。同図において、横軸は隣接する
溝と溝との間隔WTT（μｍ）、縦軸は非酸化性膜と溝側
壁との間隔WTL（μｍ）を表わし、図中の平行斜線を引
いた領域は、転位等の欠陥密度が素子特性上問題ない0.
1個/mm以下に押えられる領域（実質的に欠陥が発生しな
い領域）である。又同図（ａ）ないし（ｃ）は、酸化膜
の厚さWOXが、（ａ）WOX≦3000Å、（ｂ）5000Å≧WOX
＞3000Å、（ｃ）9000Å≧WOX＞5000Åの場合を示す。
第５図より、酸化膜厚WOXが3000Å以下の薄い場合に
は、間隔WTLは、欠陥発生に対する寄与はほとんどない
が、間隔WTTは欠陥発生を抑制するためには１μｍ以上
とする必要がある。酸化膜厚WOXが、3000Åを超えて厚
くなるに従い、欠陥が発生しやすくなり、これを抑制す
るためには間隔WTL及びWTTを大きくする必要がある。同
図（ｃ）からもわかるように、酸化膜厚WOXが9000Åを
超えない範囲で、間隔WTLは、２μｍを超え、間隔WTTは
３μｍを超えるように形成される実施例２記載の製造方
法及び半導体装置では、分離溝近傍に発生する転位欠陥
を確実に抑制することができる。
は、間隔WTLは、欠陥発生に対する寄与はほとんどない
が、間隔WTTは欠陥発生を抑制するためには１μｍ以上
とする必要がある。酸化膜厚WOXが、3000Åを超えて厚
くなるに従い、欠陥が発生しやすくなり、これを抑制す
るためには間隔WTL及びWTTを大きくする必要がある。同
図（ｃ）からもわかるように、酸化膜厚WOXが9000Åを
超えない範囲で、間隔WTLは、２μｍを超え、間隔WTTは
３μｍを超えるように形成される実施例２記載の製造方
法及び半導体装置では、分離溝近傍に発生する転位欠陥
を確実に抑制することができる。
［発明の効果］ 本発明の半導体装置の製造方法及び半導体装置では、
素子領域上に形成される非酸化性膜と素子分離溝の該非
酸化性膜に近い方の側壁との間隔、素子領域を取り囲む
素子分離溝の外側側壁と隣接素子領域を取り囲む素子分
離溝の外側側壁との間隔、及び酸化膜厚を、これまで述
べたように規定することにより、素子分離溝の上部コー
ナー及び底部コーナーから発生する転位等の欠陥を確実
に抑制し、素子特性及び素子分離特性を実質的に劣化さ
せない半導体装置の製造方法及びその半導体装置を提供
することができる。
素子領域上に形成される非酸化性膜と素子分離溝の該非
酸化性膜に近い方の側壁との間隔、素子領域を取り囲む
素子分離溝の外側側壁と隣接素子領域を取り囲む素子分
離溝の外側側壁との間隔、及び酸化膜厚を、これまで述
べたように規定することにより、素子分離溝の上部コー
ナー及び底部コーナーから発生する転位等の欠陥を確実
に抑制し、素子特性及び素子分離特性を実質的に劣化さ
せない半導体装置の製造方法及びその半導体装置を提供
することができる。
第１図は本発明の半導体装置の製造方法に係る実施例１
及び２の製造工程を示す図で、同図（ａ）ないし（ｃ）
は断面図、同図（ｄ）は斜視図、第２図は本発明の半導
体装置の断面図、第３図、第４図及び第５図は本発明を
完成するためにあたり行なった試行結果を示す図、第６
図は従来の半導体装置の製造方法を説明するための断面
図、第７図は従来の製造方法の問題点を説明するための
素子分離溝の断面図である。 11……単結晶シリコン基板、12a,12b……素子領域、13
a,13b……素子分離溝、14a,14b……非酸化性膜、15……
酸化膜、WTL……非酸化性膜と素子分離溝との間隔、WTT
……隣接する分離溝の間隔、WOX……酸化膜の厚さ。
及び２の製造工程を示す図で、同図（ａ）ないし（ｃ）
は断面図、同図（ｄ）は斜視図、第２図は本発明の半導
体装置の断面図、第３図、第４図及び第５図は本発明を
完成するためにあたり行なった試行結果を示す図、第６
図は従来の半導体装置の製造方法を説明するための断面
図、第７図は従来の製造方法の問題点を説明するための
素子分離溝の断面図である。 11……単結晶シリコン基板、12a,12b……素子領域、13
a,13b……素子分離溝、14a,14b……非酸化性膜、15……
酸化膜、WTL……非酸化性膜と素子分離溝との間隔、WTT
……隣接する分離溝の間隔、WOX……酸化膜の厚さ。
Claims (3)
- 【請求項１】単結晶シリコン基板に素子領域を囲む溝を
異方性エッチングにより形成する素子分離溝形成工程
と、素子領域上に非酸化性膜を形成し且つこの非酸化性
膜と前記素子分離溝の該非酸化性膜に近い方の側壁との
間隔が少なくとも２μｍを超える非酸化性膜形成工程
と、この非酸化性膜を選択酸化のマスクとして、前記溝
の内面を含む基板面に、厚さ9000Åを超えない酸化膜を
選択的に形成する工程とを、有することを特徴とする半
導体装置の製造方法。 - 【請求項２】単結晶シリコン基板に、素子領域を取り囲
む溝の外側の側壁と、該溝に隣接し他の素子領域を取り
囲む溝の外側の側壁との間隔が少なくとも３μｍを超え
る溝を異方性エッチングにより形成する素子分離溝形成
工程と、前記素子領域上に非酸化性膜を形成し且つこの
非酸化性膜と前記素子領域を取り囲む溝の該非酸化性膜
に近い方の側壁との間隔が少なくとも２μｍを超える非
酸化性膜形成工程と、この非酸化性膜を選択酸化のマス
クとして、前記溝の内面を含む基板面に、厚さが9000Å
を超えない酸化膜を選択的に形成する工程とを、有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法によ
り形成された半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154289 | 1989-06-14 | ||
| JP1-151542 | 1989-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183152A JPH03183152A (ja) | 1991-08-09 |
| JP2839651B2 true JP2839651B2 (ja) | 1998-12-16 |
Family
ID=15520790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153256A Expired - Lifetime JP2839651B2 (ja) | 1989-06-14 | 1990-06-12 | 半導体装置の製造方法及びその半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0402897B1 (ja) |
| JP (1) | JP2839651B2 (ja) |
| KR (1) | KR930006594B1 (ja) |
| DE (1) | DE69032571T2 (ja) |
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|---|---|---|---|---|
| JPH0736419B2 (ja) * | 1990-02-09 | 1995-04-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH05152429A (ja) * | 1991-11-28 | 1993-06-18 | Nec Corp | 半導体装置の製造方法 |
| JP4657614B2 (ja) * | 2004-03-09 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5292984B2 (ja) * | 2008-08-08 | 2013-09-18 | 株式会社デンソー | 半導体装置の製造方法 |
| JP5691074B2 (ja) | 2008-08-20 | 2015-04-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4472873A (en) * | 1981-10-22 | 1984-09-25 | Fairchild Camera And Instrument Corporation | Method for forming submicron bipolar transistors without epitaxial growth and the resulting structure |
| US4486266A (en) * | 1983-08-12 | 1984-12-04 | Tektronix, Inc. | Integrated circuit method |
| JPS60136327A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
-
1990
- 1990-06-12 JP JP2153256A patent/JP2839651B2/ja not_active Expired - Lifetime
- 1990-06-13 DE DE69032571T patent/DE69032571T2/de not_active Expired - Fee Related
- 1990-06-13 EP EP90111198A patent/EP0402897B1/en not_active Expired - Lifetime
- 1990-06-14 KR KR1019900008734A patent/KR930006594B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0402897A2 (en) | 1990-12-19 |
| KR910001938A (ko) | 1991-01-31 |
| JPH03183152A (ja) | 1991-08-09 |
| DE69032571D1 (de) | 1998-09-24 |
| EP0402897B1 (en) | 1998-08-19 |
| EP0402897A3 (en) | 1993-12-15 |
| KR930006594B1 (ko) | 1993-07-21 |
| DE69032571T2 (de) | 1999-02-04 |
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