KR960014448B1 - 반도체 소자간의 격리방법 - Google Patents

반도체 소자간의 격리방법 Download PDF

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Abstract

내용 없음.

Description

반도체 소자간의 격리방법
제1도는 종래의 LOCOS 공정을 설명하기 위한 반도체소자의 일부 단면도.
제2도는 종래의 LOCOS 공정을 설명하기 위한 반도체소자의 일부 단면도.
제3도는 종래의 LOCOS 공정을 의하여 형성된 액티브영역의 평면도.
제4도는 본 발명의 방법을 설명하기 위한 반도체소자의 일부 단면을 공정순서에 따라 보인 단면도.
본 발명은 반도체 집적회로 디바이스의 제조방법에 있어서의 단위소자와 단위소자간의 격리공정(isolation) 및 방법에 관한 것이다.
일반적인 반도체 MOS(Metal Oxide Semiconductor)소자에 있어서, 고집적화를 가능케하는 여러기술 중에서도 단위소자와 단위소자를 분리하는 비활성 영역(filed 영역)을 최소화 하기 위한 격리(Isolation) 기술이 집적도를 향상시키는데 가장 중요한 기술이다. 이 격리기술은 바이폴라 디바이스에서 사용되고 있는 p-n 정션격리기술로부터 1970년에 E.Kooi J.A.Appels이 소개한 산화방법의 LOCOS(Local Oxidation of Silicon)격리기술의 도입으로 MOS 소자 및 바이폴라소자분야에서 집적도를 크게 향상시킬 수 있었다. 한편 DRAM의 발전추이, 즉 집적화 추세는 매우 적극적으로 집적도 향상에 필요한 기술개발을 요구하게 되었으며, 특히 칩의 비활성 영역의 면적을 줄일수 있는 격리 기술 개발의 상패가 집적도 향상에 관건이 되고 있다.
LOCOS 기술은 최소선폭 1.0㎛(1M DRAM수준)의 반도체 제조기술로는 별 어려움 없이 사용되었으나, 0.8㎛의 최소선폭(4M DRAM수준)의 소자개발을 시작하면서 LOCOS 방법의 한계론이 대두되었으며, 이를 극복 하기 위한 노력들이 1985년 이후 현재까지 활발히 진행되고 있다. 그 예로는 LOCOS를 개량하는 방향의 기술개발과 실리콘-서브스트레이트를 에치하여 트랜치를 만들고 절연체 막을 채우는 트랜치 격리 기술의 개발이다. 트랜치 격리 기술은 기술적 어려움때문에 현재까지 실제적인 양산에의 적용은 미미하며, LOCOS 격리 기술을 개량한 기술이 64M DRAM급(0.4 ㎛최소선폭)까지 개발의 주류를 이루고 있으며 양산까지 연결된 가능성이 높다.
LOCOS 기술의 개발방향은 옥시데이션시 발생하는 액티브영역으로의 옥사이드 엔클로치먼트(Encrochment)(즉, 버즈빅)을 최소화하기 위한 방향이다.
제1도에서 보인 바와 같이, 일반적인 LOCOS 공정에는, 필드산화공정 진행시 질화막(12)의 언더레이어인 패드옥사이드(SiO2)막(14)을 통한 측면산화에 기인한 버즈빅(16)이 길게 성장되고, 필드이온주입으로 주입된 불순물이 활성영역(소자를 형성할 영역)으로 확산되어 활성영역의 면적을 축소시키는 문제가 있다.
LOCOS 공정의 이러한 문제들을 해결하기 위하여, 제2도에서 보인 바와 같이, 질화막(21)의 언더레이어인 패드옥사이드(SiO2)막(24)을 통한 측면산화에 기인한 버즈빅 성장을 억제하기 위하여 옥시데이션 마스크인 질화막(21)과 (SiO2)막(24) 사이에 폴리실리콘버퍼레이어(23)를 한층더 사용한 폴리실리콘버퍼드 LOCOS 방법(1988, 1EDM, P100)이 제안된바 있다.
이 외에도 SILO 방법(sealed interface local oxidation, 1988, IEEE Transaction Electron Devices, P96) 및 SWAMI(Side Wall masked isolation)등의 기술이 제안되고 있다.
그러나, 이러한 개량되고 있는 LOCOS 방법 계열의 격리방법에도 각각의 격리방법마다 해결해야 할 과제들이 있다.
즉, 폴리실리콘버퍼드 LOCOS의 경우에 있어서는, 필드 옥사이드 버즈빅(26)은 어느정도 줄어 들지만, 필드옥사이드의 상부(실리콘 기판 표면으로부터 돌출된 부위)가 매우 크기 때문에 LOCOS 공정 이후, 게이트라인 형성, 배선충 형성, 등의 공정을 진행 할때 포토레지스트상에 일정한 해상도를 갖는 패턴형성이 어렵고, 또한 서브스트레이트의 표면으로부터 필드옥사이드가 깊이 형성되지 못하기 때문에, 기생 필드트랜지스터의 채널길이가 짧아져서 펀치드로우 특성이 저하되어 격리도가 나쁘게 되는 문제점을 갖고 있다.
그리고, SWAMI 격리 방법의 경우에는 필드 옥사이드의 액티브영역으로의 버즈빅문제는 발생하지 않으나, 공정자체의 실행에 어려움이 많다. 즉 실리콘기판을 경사지게 식각하는데 문제점-습식식각 또는 건식식각 양자 모두 어려움이 있다. 즉, 습식식각방식일 경우는 KOH, NaOH등의 알카리 수용액에서 에치를 하는데 이때 서브스트레이트의 결정성에 따라 일정한 각도로만 가능하기 때문에 슬로프콘트롤어빌리티가 없다(예컨데, 100웨이퍼의 경우 110 방향으로 45도 각도로 에치되고, 또한 K+, Na+이온이 실리콘 서브스트레이트를 오염시키는 문제를 야기한다. 드라이 에치방식일 경우에는 슬로프의 유니폼한 콘트롤과 재현성에 문제가 있다.
이외에도 종래의 LOCOS 방식에서 큰 문제점은, 고집적 소자에 적합하도록 액티브의 폭과 길이의 크기를 줄였으나 필드옥사이드의 두께는 줄어들지 않게하고 기존과 동일한 히트 사이클을 갖으며 소트 채널 이소레이션 스페이스에서의 관통(펀치 드로우) 전압의 안정적 유지를 위한 고농도의 채널 스톱 이온 주입을 실시하여야 한다는 점이다. 그러므로 필드영역의 고농도 채널 스톱 도판트(불순물)가 기존과 동일한 길이로 액티브영역으로 측면확산되게 되어 이로 인하여 실질적인 액티브 영역의 폭의 감소량은 기존과 동일하게 된다. 그러나 집적도 증가에 따라 디자인상의 액티브 폭도 디자인 룰에 의거하여 크게 줄어들게 되었고(예를 들면 64M DRAM급 소자의 액티브영역의 폭은 0.4㎛이다), 액티브영역의 폭 대비 액티브 영역의 채널 스톱 도판트의 측면확산량는 기존에 비하여 상당한 액티브 영역폭의 손실을 초래하게 되었다. 예를 들면 제4도에서 보인 바와 같이, 0.1㎛로 디자인된 액티브 폭(W)과 액티브 영역의 길이(L)를 가진 경우에양이 0.1㎛만 되어도 양쪽 사이드에서 확산되어 엔크로치먼트가 이루어지기 때문에 0.4-2=0.2㎛가 된다. 그러나 실제로 기존의 LOCOS의 경우 5000Å 두께의 필드옥사이드를 형성하면의 값이 0.15 내지 0.2㎛로 평가되고 있다. 따라서, 액티브 폭이 줄어들게 되면 트랜지스터의 소오스와 드레인 간을 흐르는 전류의 량이 제한을 받게 되어 전류구동능력의 저하 및 트랜지스터의 문턱전압의 상승 효과로 인하여 트랜지스터의 전체적인 성능저하를 가져오게 된다.
그러므로 종래의 방식의 LOCOS의 격리 방법은 위에서 설명한 바와 같이, 고집적도를 요하는 반도체 디바이스에서 소자를 격리하는 기술로 이용하기 위하여는 해결하여야 할 문제가 많이 있다.
본 발명의 목적은 LOCOS 기술을 개량하여 기존의 문제점인 활성영역으로의 버즈빅침식과 필드영역에 실시하는 채널 스톱 이온 주입 도판트의 확산을 감소시키기 위한 것이다.
본 발명은 필드산화막의 버즈빅의 성장시 통로역할을 하는 패드산화막을 노출되지 아니하도록 막고, 필드산화공정을 2회에 나누어서 실시하여 버즈빅 성장과 불순물확산하는 시간을 단축시켜서 버즈빅크기와 불순물침입거리를 감소시키려는 것이다.
본 발명의 제1실시예는 반도체 디바이스의 단일 소자간을 전기적으로 절연하는 반도 소자간의 격리방법으로서, 반도체 기판위에 패드옥사이드와 질화막을 형성한 후, 액티브영역이 될 부분의 패드옥사이드와 질화막을 비등방성식각하여 액티브패턴을 디파인하고, 실리콘 질화막과 실리콘 기판사이에 있는 패드옥사이드를 습식식각하여 액티브팬턴의 가장자리에서부터 수평방향으로 일정량을 제거하고, 바로 위 단계에서 제거한 패드옥사이드가 있던 빈공간에 까지 충진되도록 전면에 실리콘막에 형성하고, 그 위에 실리콘질화막을 데포지션하고, 이 실리콘 질화막을 비등방성식각하여 액티블팬턴에 데포지션된 실리콘막의 측면에 실리콘질화막의 측벽을 형성하고, 필드산화공정을 실시하여 실리콘기판위의 노출된 실리콘막과 실리콘 기판을 산화시켜서 제1필드산화막을 형성하고, 실리콘질화막의 측벽을 제거한 후 필드찬넬스톱 이온 주입을 실시하고, 다시 필드산화공정을 실시하여 제2필드산화막을 형성하는 단계들을 포함한다.
본 발명의 제2의 실시예로는 제1실시예와 같이 하여 실리콘질화막의 측벽을 형성한 후, 제1필드산화막 형성이전에 필드찬넬스톱 이온 주입을 실시하고, 필드산화공정을 실시하여 실리콘기판위의 노출된 실리콘막과 실리콘 기판을 산화시켜서 제1필드산화막을 형성하고, 실리콘질화막의 측벽을 제거한 후, 다시 필드산화공정을 실시하여 제2필드산화막을 형성하는 것이다.
제1필드산화막과 제2필드산화막은 최적의 상태가 되도록 두께를 조정하며 형성시킨다.
실리콘질화막 측벽을 형성한 후, 실리콘막의 노출된 부분을 식각하여 제거한 후 다음 공정을 진행하여도 된다.
실리콘 기판에 패드옥사이드와 질화막을 형성하고 액티브영역 패턴을 형성한 후, 패드 옥사이드를 HF에 디핑하여 측면에서 일부분을 식각하고, 이어서 폴리 실리콘을 데포지션하여 산화시 산호의 확산 경로인 패드옥사이드가 필드산화공정시 산화분위기에 노출이 되지 않게 하였으며, 또한 산화시간을 줄여서 수평방향으로 자라는 버즈빅의 성장량을 최소화 하여 버즈빅의 길이가 거의 없어지도록 하였다. 또한의 량을 줄이기 위하여 필드 채널 스톱 이온 임플렌트레이션을 다음에 설명할 공정순서에서 사이드 월 에치후 실시를 하여 이온주입영역과 활성영역과의 거리를 크게 하거나, 또는 채널스톱이온주입을 첫번째 필드산화가 완료된 이후에 사이드월질화막(질화막측벽)을 제거하고 2차 필드 산화공정 전에 실시하여 불순물 확산거리가 Dt1/2(D : 확산계수, t : 산화시간)에 비례하는 관계로부터 산화시간을 줄이는 효과를 이용하여를 최소화 한다.
이하에서 제4도를 참조하면서 본 발명의 실시예를 구체적으로 설명한다.
먼저 제4도의 (a)에서 보인 바와 같이, 원하는 소자(즉, PMOS, NMOS 또는 CMOS)에 따라 종래의 방식으로 월까지 형성된 실리콘 기판(41)위에 패드옥사이드 SiO2막(42)을 500Å 열산화공정으로 형성시키고, 이어서 감압 CVD(LPCVD)장치에서 실리콘 질화막(43)을 2000Å 두께로 형성된다.
그리고, 일반적인 사진식각방식(PHOTO-LITHOGRAPHY)으로 원하는 소자의 활성영역과 비활성영역을 정의하고 액티브 패턴을 형성한다.
즉 포토레지스트를 도포하고 액티브 포토마스크로 노광하고 현상하여 액티브영역을 정의하는 포토레지스트마스크(44)를 만든다.
이 포토레지스트 마스크를 이용하여 제4도(b)에서 보인 바와 같이, 실리콘질화막 및 패드산화막을 식각하여 액티브팬턴(40)을 형성한 후, 포토레지스트 마스크(44)를 H2SO4/H2O3용액에 디핑하여 제거한다.
다음으로 제4도(c)에서 보인 바와 같이, 50 : 1 HF 수용액에서 1.000sec 디핑하여 질화막(43) 밑에 있는 패드산화막(42) SiO2를 1000Å 정도(45)를 에치한 후, LPCVD 방식으로 도핑이 되지않은 폴리 실리콘을 550Å두께로 데포지션하여 실리콘막(46)을 형성하고, 그위에 Si3N4(47)를 1800Å 정도의 두께로 데포지션한다.
제4도(d)에서 보인 바와 같이, 액티브패턴의 측면에 Si3N4사이드월 스페이스(측벽)를 만들기 위하여 Si3N4층을 CHF3/CF4로 RIE(reactive ion etching)에치하여 엑티브 패턴의 측면에 Si3N4측벽(48)를 만든다.
다음으로, 제4도(e)에서 보인 바와 같이, 첫번째 필드채널스톱이온 임플렌트레이션을 소자의 타이프(NMOS, PMOS)에 맞게 도판트(불순물)를 선정하여 소정의 조건으로 실시한다. 액티브영역에 NMOS 트랜지스터를 형성할 것이면 BORON+이온을 40KeV 세기로, 5.0×1013ions/㎠의 밀도로 주입한다. 이 이온 주입 공정은 생략하고 뒤에 설명하는 제1필드산화공정후에 한번만 이온주입하여도 된다.
이어서, 제4도(f)에서 보인 바와 같이, 첫번째 필드산화공정을 1000oC, H2/O2분위기에서 진행하여 필드옥사이드(50)를 2500Å 정도로 성장시킨다. 이때 실리콘질화막 위의 실리콘막(46)도 산화되어 실리콘옥사이드(46')로 된다. 그리고, 제4도(g)에서 보인 바와 같이, 실리콘질화막 측벽(48)을 H3PO4용액에 담구어서 제거하고, 다시 두번째 필드채널스톱이온임플렌트레이션을 소자의 타이프(NMOS,PMOS)에 맞게 도판트를 선정하여 소정의 조건으로 실시한다. 즉, 액티브영역에 NMOS 트랜지스터를 형성할 것이면 BORON+이온을 40KeV 세기로, 3.0×1013ions/㎠의 밀도로 주입한다.
이어서, 제4도(h)에서 보인 바와 같이, 두번째 필드산화공정을 1000oC, H2/O2분위기에서 진행하여 필드옥사이드(51)를 2500Å 정도로 성장시킨다. 그래서 최종의 필드옥사이드 두께가 약 5000Å이 되게 한다. 이때 실리콘질화막 측면제거시 노출된 실리콘막(46)도 산화되어 실리콘옥사이드(46')로 된다.
다음으로, HF 수용액에 담구어 실리콘질화막(43)위의 실리콘옥사이드를 제거하고, 다시 180oC 정도의 H3PO4에 디핑하여 실리콘질화막을 제거한 후, 패드옥사이드까지 HF에 디핑하여 제거함으로써 필드영역에만 필드산화막(53)을 형성한다.
본 공정에서 실리콘질화막 측벽을 형성하고 난후 이 질화막위의 폴리실리콘막(46)을 제거하면, 후에 필드산화공정이 끝난 후 폴리실리콘옥사이드를 제거하기 위한 50 : 1 HF 수용액에의 디핑공정을 생략할 수 있다.
또 첫번째 필드채널스톱이온 주입공정을 질화막측벽 형성후 제1필드산화공정 전에 실시하는 경우에도 이온 주입영역과 액티브영역의 거리를 크게 할 수 있으므로 같은 량의 확산이 발생되어도를 처음 떨어진 거리만큼 줄일 수 있으므로 본 발명의 목적을 만족시킬 수 있다.
그리고 첫번째 필드 이온주입공정을 생략하고, 두번째 필드 이온주입공정만 실시하여도 본 발명의 목적이 달성됨은 물론이고, 이 경우 공정도 단순화 된다.
버즈빅을 감소시키기 위하여 Si3N4와 실리콘 기판간의 스트레스 버퍼옥사이드를 액티브의 패턴 가장자리로부터 측면에서 에티한 후 폴리실리콘을 데포지션하여 액티브 사이드 월을 폴리실리콘으로 실링하므로 패드 옥사이드가 산화시에 노출되는 것을 방지하며, 필드산화공정을 2회에 나누어서 진행함으로써 두번째 필드산화시에만 액티브영역의 가장자리 부분이 산화되게하여 버즈빅이 성장할 환경(산화시간, 액티브영역 측면의 폴리실리콘으로의 실링)을 제거하여 버즈빅의 길이를 최소화 하였다. 또한 필드영역에 도핑하는 채널 스톱 이온 임플랜터이션을 제1필드산화후에 진행함으로써 제2필드산화시간동안에만 필등영역의 도판트가 액티브 에어리어로 레터럴 디퓨젼하여를 최소화 하였다.
불순물 확산거리는 Ld=Dt1/2의 식으로 대략 계산될 수 있고(여기서 D는 상수이고, t는 산화시간이다), t는 소요되는 필드산화막 두께를 얻기 위한 시간에서 제1필드산화 시간을 뺀 값이므로 종래 보다 훨신 작다. 따라서 확산거리도 작아진다. 따라서 액티브영역이 줄어드는 현상이 감소하므로 트랜지스터의 특성이 개선된다. 또한 필드 영역에 도핑된 도판트가 퍼지게되는 양을 줄일 수 있어 필드영역이 효과적으로 도핑되어 있기 때문에 필드를 채널로 하는 필드영역을 채널로 하는 기생필드트랜지스터에 의한 펀치스로우현상의 콘트롤을 용이하게 할 수 있어 소자의 이소레이션 특성도 크게 개선이 된다.
이상 설명한 본 발명의 방법에 의하면, 종래기술의 문제점인 필드 옥사이드의 액티브 영역으로의 엔크로치먼트(버지빅)와 필드영역에 도핑된 이온의 액티브 영역으로의 엔클로치먼트 문제를 해결하여 트랜지스터의 좁은 채널로 인한 전류구동능력의 저하, VT의 변동, 채널저항의 증가에 따른 스위칭 스피드의 감소, 등을 해소하여 트랜지스터의 성능을 크게 향상시킨다.

Claims (25)

  1. 반도체 디바이스의 단일 소자간을 전기적으로 절연하는 반도체 소자간의 격리방법으로서, 반도체 기판위에 패드옥사이드와 질화막을 형성한 후, 액티브영역이 될 부분의 패드옥사이드와 질화막을 비등방성식각하여 액티브팬턴을 형성하고, 실리콘 질화막과 실리콘 기판사이에 있는 패드옥사이드를 습식식각하여 액티브패턴의 가장자리에서부터 수평방향으로 일정량을 제거하고, 바로 위 단계에서 제거한 패드옥사이드가 있던 빈공간에까지 충진되도록 전면에 실리콘막을 형성하고, 그 위에 실리콘질화막을 데포지션하고, 이 실리콘 질화막을 비등방성 식각하여 액티브팬턴에 데포지션된 실리콘막의 측면에 실리콘질화막의 측벽을 형성하고, 필드산화공정을 실시하여 실리콘기판위의 노출된 실리콘막과 실리콘 기판을 산화시켜서 제1필드산화막을 형성하고, 상기 실리콘질화막의 측벽을 제거한 후 필드찬넬스톱 이온 주입을 실시하고, 다시 필드산화공정을 실시하여 제2필드산화막을 형성하는 단계들을 포함하는 반도체 소자간의 격리방법.
  2. 제1항에 있어서, 실리콘 질화막과 실리콘 기판사이에 있는 패드옥사이드는 HF 수용액에 담가서 습식식각방식으로 제거하는 것이 특징인 반도체 소자간의 격리방법.
  3. 제2항에 있어서, 상기 수용액은 H2O 또는 NH3수용액의 희석시킨 HF 수용액인 것이 특징인 반도체 소자간의 격리방법.
  4. 제1항에 있어서, 상기 실리콘막은 폴리실리콘을 데포지션하여 형성하는 것이 특징인 반도체 소자간의 격리방법.
  5. 제1항에 있어서, 상기 실리콘질화막의 비등방성식각은 방향성이 큰 리액티브이온에치방식으로 하는 것이 특징인 반도체 소자간의 격리방법.
  6. 제1항에 있어서, 필드 영역에 실시하는 채널 스톱 이온 주입의 도판트는 노출된 실리콘 기판이 N형인 경우에는 인이나 비소 이온인 것이 특징인 반도체 소자간의 격리방법.
  7. 제1항에 있어서, 필드 영역에 실시하는 채널 스톱 이온 주입의 도판트는 노출된 실리콘 기판이 P형인 경우에는 물론 단일이온이나 또는 BF2 +이온인 것이 특징인 반도체 소자간의 격리방법.
  8. 제1항에 있어서, 상기 실리콘막은 LPCVD 방식으로 형성하는 비정질실리콘이나 폴리실리콘인 것이 특징인 반도체 소자간의 격리방법.
  9. 제1항에 있어서, 상기 제1필드산화막과 제2필드산화막은 두께를 조정하며 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  10. 제1항에 있어서, 상기 제1필드산화막과 제2필드산화막은 두께를 거의 같게 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  11. 제1항에 있어서, 상기 제1필드산화막의 두께가 제2필드산화막의 두께보다 더 두껍게 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  12. 제1항에 있어서, 상기 실리콘질화막 측벽을 형성한 후, 상기 실리콘막의 노출된 부분을 식각하여 제거하는 것이 특징인 반도체 소자간의 격리방법.
  13. 반도체 디바이스의 단일 소자간을 전기적으로 절연하는 반도체 소자간의 격리방법으로서, 반도체 기판위에 패드옥사이드와 질화막을 형성한 후, 액티브영역이 될 부분의 패드옥사이드와 질화막을 비등방성식각하여 액티브팬턴을 형성하고, 실리콘 질화막과 실리콘 기판사이에 있는 패드옥사이드를 습식식각하여 액티브패턴의 가장자리에서부터 수평방향으로 일정량을 제거하고, 바로 위 단계에서 제거한 패드옥사이드가 있던 빈공간에까지 충진되도록 전면에 실리콘막을 형성하고, 그 위에 실리콘질화막을 데포지션하고, 이 실리콘 질화막을 비등방성식각하여 액티브팬턴에 데포지션된 실리콘막의 측면에 실리콘질화막의 측벽을 형성하고, 필드찬넬스톱이온 주입을 실시하고, 필드산화공정을 실시하여 실리콘 기판위의 노출된 실리콘막과 실리콘 기판을 산화시켜서 제1필드산화막을 형성하고, 상기 실리콘질화막의 측벽을 제거한 후, 다시 필드산화공정을 실시하여 제2필드산화막을 형성하는 단계들을 포함하는 반도체 소자간의 격리방법.
  14. 제13항에 있어서, 실리콘 질화막과 실리콘 기판사이에 있는 패드옥사이드는 HF 수용액에 담가서 습식식각방식으로 제거하는 것이 특징인 반도체 소자간의 격리방법.
  15. 제14항에 있어서, 상기 수용액은 H2O 또는 NH3수용액에 희석시킨 HF 수용액인 것이 특징인 반도체 소자간의 격리방법.
  16. 제13항에 있어서, 상기 실리콘막은 폴리실리콘을 데포지션하여 형성하는 것이 특징인 반도체 소자간의 격리방법.
  17. 제13항에 있어서, 상기 실리콘질화막의 비등방성식각은 방향성이 큰 리액티브이온에치방식으로 하는 것이 특징인 반도체 소자간의 격리방법.
  18. 제13항에 있어서, 필드 영역에 실시하는 채널 스톱 이온 주입의 도판트는 노출된 실리콘 기판이 N형인 경우에는 인이나 비소 이온인 것이 특징인 반도체 소자간의 격리방법.
  19. 제13항에 있어서, 필드 영역에 실시하는 채널 스톱 이온 주입의 도판트는 노출된 실리콘 기판이 P형인 경우에는 물론 단일이온이나 또는 BF2 +이온인 것이 특징인 반도체 소자간의 격리방법.
  20. 제13항에 있어서, 상기 실리콘막은 LPCVD 방식으로 형성하는 비정질실리콘이나 폴리실리콘인 것이 특징인 반도체 소자간의 격리방법.
  21. 제13항에 있어서, 상기 제1필드산화막과 제2필드산화막은 두께를 조정하며 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  22. 제13항에 있어서, 상기 제1필드산화막과 제2필드산화막은 두께를 거의 같게 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  23. 제13항에 있어서, 상기 제1필드산화막의 두께가 제2필드산화막의 두께보다 더 두껍게 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  24. 제13항에 있어서, 상기 실리콘질화막 측벽을 형성한 후, 상기 실리콘막의 노출된 부분을 식각하여 제거하는 것이 특징인 반도체 소자간의 격리방법.
  25. 반도체 디바이스의 단일 소자간을 전기적으로 절연하는 반도체 소자간의 격리방법으로서, 실리콘 시판에 패드옥사이드와 질화막을 형성하고 액티브영역 패턴을 형성한 후, 패드 옥사이드를 HF에 디핑하여 측면에서 일부분을 식각하고, 이어서 폴리 실리콘을 데포지션하여 산화시 산소의 확산 경로인 패드옥사이드가 필드산화공정시 산화분위기에 노출이 되지 않게 하고, 필드영역측면의 질화막측벽을 형성하여 필드산화영역과 활성영역과의 거리를 크게 하고, 필드채널스톱이온주입을 첫번째 필드산화가 완료된 이후에 필드영역측면의 질화막측벽을 제거한 후 2차 필드산화공정 이전에 실시하여 불순물확산거리가 산화시간을 줄임에 의하여 최소화되고 버즈빅성장이 최소화되는 것이 특징인 반도체 소자간의 격리방법.
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