KR0126645B1 - 반도체소자의 소자분리산화막 제조방법 - Google Patents
반도체소자의 소자분리산화막 제조방법Info
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Abstract
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 반도체기판의 상부에 활성영역이 형성될 부분에 산화장벽층을 형성하고 필드영역이 될 부분의 반도체기판 일정부분에 고산화율층을 형성한 후, 필드영역이 형성될 상기 노출된 부분의 고산화율층에 선택적으로 소자분리산화막을 성장시켜 버즈빅의 크기를 최소로 함으로써 활성영역의 폭을 증가시켜 반도체소자의 집적도 및 특성을 향상시킬 수 있는 기술이다.
Description
제 1a 도 및 제 1b 도는 종래기술의 실시예로 반도체소자의 소자분리산화막 제조공정을 도시한 단면도.
제 2a 도 내지 제 2c 도는 본 발명의 제 1 실시예로 반도체소자의 소자분리산화막 제조공정을 도시한 단면도.
제 3a도 내지 제 3c 도는 본 발명의 제 2 실시예로 반도체소자의 소자분리산화막 제조공정을 도시한 단면도.
제 4a 도 내지 제 4c 도는 본 발명의 제 3 실시예로 반도체소자의 소자분리산화막 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
l : 반도체기판 2 : 버퍼층
3 : 산화장벽층 4 : 스페이서
11 : 고산화율층 20 : 소자분리산화막
본 발명은 반도체소자의 소자분리산화막 제조방법에 관한 것으로, 반도체기판의 상부에 활성영역이 형성될 부분에 산화장벽층을 형성하고 필드영역이 될 부분의 반도체기판 일정부분에 고산화물층을 형성한 후, 필드영역이 형성될 상기 노출된 부분의 고산화율층에 선택적으로 소자분리산화막을 성장시켜 버즈빅의 크기를 최소로함으로써 활성영역의 폭을 증가시켜 반도체소자의 집적도 및 특성을 향상시킬 수 있는 기술이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자의 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리산화막을 제조하는 기술로서는 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS라 함), 실리콘기판 상부에 산화막, 다결정실리콘 및 질화막 순으로 적층된 구조의 PBL(Poly-Buffered LOCOS, 이하에서 PBL이라 함), 트렌치(trench) 및 스와미(SWAMl : Side WAll Masked Isolation)등이 있다.
상기 소자분리산화막 제조기술 중에서 LOCOS 기술에 의한 소자분리산화막은 필드산화시에 산화막의 측면확산에 의하여 버즈빅(bird's beak)이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다.
여기서, 상기 버즈빅이란 필드산화막 형성공정중에 산화막이 패드산화막을 따라 측면확산하면서 산화되어질화막의 끝부분이 올라가게 되면서 만들어진 산화막으로서 그 모양이 새부리같아 붙여진 명칭으로써, 상기 버즈빅의 존재는 소자분리산화막의 기술평가의 한 방법이 되고, 분리영역의 면적을 실제 디자인상의 디맨젼보다 증가시키는 효과를 일으켜 디자인상의 제약이 되며, 버즈빅의 길이는 패드산화막의 두께가 얇을수록 감소하고, 질화막의 두께가 두꺼울수록 감소하고, 필드산화막의 두께가 얇을수록 감소하고, 필드산화온도가 높을수록 감소하고, 필드온도의 압력이 높을수록 증가한다.
이하, 첨부된 도면을 참고로하여 종래기술을 상세히 설명하기로 한다.
제 1a 도 및 제 1b 도는 종래기술에 의한 실시예로서 반도체소자의 소자분리산화막 형성공정을 도시한 단면도이다.
제 1a 도는 반도체기판(1) 상부에 버퍼층(2)과 산화장벽층(3)을 순차적으로 형성한 것을 도시한 단면도이다.
제 1b 도는 필드영역이 될 상기 노출된 부분의 실리콘기판(1) 일정부분에 선택적으로 소자분리산화막(20)을 성장시켜 형성한 것을 도시한 단면도로서, 활성영역이 형성될 부분은 상기 산화장벽층(3)에 의해 산화막이 성장되지 않으나 상기 산화장벽층(3)의 식각면을 따라 활성영역의 실리콘의 일정부분까지 산화막이 성장하여 과다한 버즈빅이 형성된다.
상기한 종래기술에 의하면, 산화막이 성장하여 형성된 버즈빅으로 인하여 소자의 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다.
따라서, 본 발명은 종래기술에서 활성영역이 좁아져 발생되는 문제점을 해결하기 위하여, 반도체기판의 상부에 활성영역이 형성될 부분에 산화장벽층을 형성하고 필드영역이 될 부분의 반도체기판 일정부분에 고산화율층을 형성한 후, 필드영역이 형성될 상기 노출된 부분의 고산화율층에 선택적으로 소자분리산화막을 성장시켜 버즈빅의 크기를 최소로함으로써 활성영역의 폭을 증가시키는 반도체소자의 소자분리산화막을 제조하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부의 예정된 활성영역에 소자분리 마스크를 형성하는 공정과, 반도체기판의 예정된 필드영역에 일정두께를 고산화율층으로 형성하는 공정과, 산화공정을 실시하여 소자분리산화막을 성장시키는 공정을 포함하는데 있다.
이상의 목적을 달성하기 위한 본 발명의 다른 특징은, 반도체기판의 예정된 활성영역에 소자분리 마스크를 형성하는 공정과, 상기 반도체기판의 예정된 필드영역을 일정두께 식각하는 공정과, 상기 식각된 반도체기판에 고산화율층을 형성하는 공정과, 산화공정으로 소자분리산화막을 성장시키는 공정을 포함하는데 있다.
이상의 목적을 달성하기 위한 본 발명의 다른 특징은, 반도체기판의 예정된 활성영역에 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크의 측벽에 스페이서를 형성하는 공정과, 상기 반도체기판의 예정된 필드영역을 일정두께 식각하는 공정과, 상기 식각된 반도체기판에 고산화율층을 형성하는 공정과, 산화공정으로 소자분리산화막을 성장시키는 공정을 포함하는데 있다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제 2a 도 내지 제 2c 도, 제 3a 도 내지 제 3c 도 그리고 제 4a 도 내지 제 4c 도는 본 발명의 실시예들로서 반도체소자의 소자분리산화막 제조공정을 도시한 단면도이다.
제 2a 도 내지 제 2c 도는 본 발명의 제 1 실시예로서 반도체소자의 소자분리산화막 제조공정을 도시한 단면도이다.
제 2a 도는 반도체기판(1) 상부의 예정된 활성영역에 소자분리 마스크를 형성한 것을 도시한 단면도로서, 상기 소자분리 마스크는 버퍼층(2)과 산화장벽층(3)으로 형성한다. 여기서, 상기 버퍼층(2)은 산화막을 사용한 단일층으로 형성하거나 산화막과 실리콘막의 2중구조로 형성하며, 상기 산화장벽층(2)은 질화막을 사용하여 형성한다.
제 2b 도는 반도체기판(l)의 예정된 필드영역에 원자량이 큰 불순물을 이온주입함으로써 고산화율층(11)을 형성한 것을 도시한 단면도로서, 상기 불순물은 실리콘(Si), 게르마늄(Ge), 아르곤(Ar), 아세닉(As) 또는 인(P)등의 이온을 하나 또는 두개 이상 사용한다. 여기서, 상기 고산화율층(11)과 반도체기판(1)과의 산화율 차이는 이온주입량과 산화조건에 따라 다소 차이가 있으나, 보통 아세닉을 주입하고 800℃에서 습식산화할때 고산화율층(11)에서의 산화율이 반도체기판(1)상의 산화율보다 l0배정도 크게 성장된다. 이때 상기 아세닉의 단위주입량(DOSE)은 5E15로 한다.
제 2c 도는 제 2b 도의 공정후에 노출된 고산화율층(1l)에 선택적으로 소자분리산화막(20)을 성장시킨 것을 도시한 단면도로서, 활성영역이 될 부분은 상기 산화장벽층(3)에 의하어 산화막의 성장이 억제되며, 소자분리산화막(20) 성장시 산화장벽층(3)이 형성되어 있는 활성영역이 될 부분에 비해 고산화율층(l1)의 산화막성장율이 높으므로 버즈빅의 크기가 적어져 반도체소자의 활성영역을 충분히 확보할 수 있다.
제 3a 도 내지 제 3c 도는 본 발명의 제 2 실시예로서 반도체소자의 소자분리산화막 제조공정을 도시한 단면도이다.
제 3a 도는 반도체기판(1) 상부의 예정된 활성영역에 소자분리 마스크를 형성한 것을 도시한 단면도로서, 상기 소자분리 마스크는 버퍼층(2)과 산화장벽층(3)으로 형성한다. 여기서, 상기 버퍼층(2)은 산화막을 사용한 단일층으로 형성하거나 산화막과 실리콘막의 2중구조로 형성하며, 상기 산화장벽층(2)은 질화막을 사용하여 형성한다. 그리고, 상기 반도체기판(1)을 일정깊이 식각함으로써 단차가 완화된 소자분리산화막을 형성하여 후공정을 용이하게 할 수 있다.
제 3b 도는 반도체기판(1)의 예정된 필드영역에 원자량이 큰 불순물을 이온주입함으로써 고산화율층(11)을 형성한 것을 도시한 단면도로서, 상기 불순물은 실리콘(Si), 게르마늄(Ge), 아르곤(Ar), 아세닉(As) 또는 인(P)등의 이온을 하나 또는 두개 이상 사용한다. 여기서, 상기 고산화율층(11)과 반도체기판(l)과의 산화율 차이는 이온주입량과 산화조건에 따라 다소 차이가 있으나, 보통 아세닉을 주입하고 800℃에서 습식산화할때 고산화율층(11)에서의 산화율이 반도체기판(1)상의 산화율보다 l0배정도 크게 성장된다. 이때 상기 아세닉의 단위주입량(DOSE)은 5E15로 한다.
제 3c 도는 제 3b 도의 공정후에 노출된 고산화율층(1l)에 선택적으로 소자분리산화막(20)을 성장시킨 것을 도시한 단면도로서, 활성영역이 될 부분은 상기 산화장벽층(3)에 의하여 산화막의 성장이 억제되며, 소자분리산화막(20) 성장시 산화장벽층(3)이 형성되어 있는 활성영역이 될 부분에 비해 고산화율층(11)의 산화막성장율이 높으므로 버즈빅의 크기가 적어지고 반도체기판(1) 상부에 형성되는 단차가 낮아짐으로써, 반도체소자의 활성영역을 충분히 확보할 수 있으며 후공정을 용이하게 한다.
제 4a 도 내지 제 4c 도는 본 발명의 제 3 실시예로 반도체소자의 소자분리산화막 제조공정을 도시한 단면도 제 4a 도는 반도체기판(l) 상부의 예정된 활성영역에 소자분리 마스크를 형성한 다음, 상기 소자분리 마스크의 측벽에 스페이서(4)을 형성하고 예정된 필드영역을 일정두께 식각한 것을 도시한 단면도로서, 상기 소자분리 마스크는 버퍼층(2)과 산화장벽층(3)으로 형성한다. 여기서, 상기 버퍼층(2)은 산화막을 사용한 단일층으로 형성하거나 산화막과 실리콘막의 2중구조로 형성하며, 상기 산화장벽층(3)은 질화막을 사용하여 형성한다. 그리고, 상기 반도체기판(1)을 일정깊이 식각함으로써 단차가 완화된 소자분리산화막을 형성하여 후공정을 용이하게 할 수 있다.
제 4b 도는 반도체기판(1)의 예정된 필드영역에 원자량이 큰 불순물을 이온주입함으로써 고산화율층(11)을 형성한 것을 도시한 단면도로서, 상기 불순물은 실리콘(Si), 게르마늄(Ge), 아르곤(Ar), 아세닉(As) 또는 인(P)등의 이온을 하나 또는 두개 이상 사용한다. 여기서, 상기 고산화율층(11)과 반도체기판(1)과의 산화물 차이는 이온주입량과 산화조건에 따라 다소 차이가 있으나, 보통 아세닉을 주입하고 800℃에서 습식산화할때 고산화율층(11)에서의 산화율이 반도체기판(1)상의 산화율보다 10배정도 크게 성장된다. 이때 상기 아세닉의 단위주입량(DOSE)은 5El5로 한다.
제 4c 도는 제 4b 도의 공정후에 노출된 고산화율층(11)에 선택적으로 소자분리산화막(20)을 성장시킨 것을 도시한 단면도로서, 활성영역이 될 부분은 상기 산화장벽층(3)에 의하여 산화막의 성장이 억제되며, 소자분리산화막(20) 성장시 산화장벽층(3)이 형성되어 있는 활성영역이 될 부분에 비해 고산화율층(11)의 산화막성장율이 높으므로 버즈빅의 크기가 적어지고 반도체기판(1) 상에 형성되는 단차가 낮아짐으로써, 반도체소자의 활성영역을 충분히 확보할 수 있고 후공정을 용이하게 할 수 있다.
상기한 본 발명에 의하면, 소자분리산화막이 형성되는 부분에 고산화율층을 형성함으로써 소자분리산화막형성시 버즈빅의 크기를 최소로 하고 일정두께의 기판의 식각한 후에 소자분리산화막을 형성함으로써 반도체기판 상부에 형성되는 단차를 최소화하여 후공정을 용이하게 하여 반도체소자의 특성을 향상시키고 고집적화를 용이하게 한다.
Claims (3)
- 반도체소자의 소자분리산화막 제조방법에 있어서, 반도체기판의 예정된 활성영역에 버퍼층과 산화장벽층으로 이루어진 소자분리 마스크를 형성하는 공정과, 상기 소자분리 마스크의 측벽에 스페이서를 형성하는 공정과, 상기 반도체기판의 예정된 필드영역을 일정두께 식각하는 공정과, 상기 식각된 반도체기판으로 실리콘, 게르마늄, 아르곤, 아세닉 및 인 중에서 한가지 또는 두가지 이상의 불순물을 주입하여 고산화율층을 형성하는 공정과, 산화공정으로 상기 소산화율층을 산화시켜 소자분리산화막을 성장시키는 공정을 포함하는 반도체소자의 소자분리산화막 제조방법.
- 제 1 항에 있어서, 상기 버퍼층은 산화막의 단일층을 사용하거나 산화막과 실리콘막의 2중 구조로 사용하는 것을 특징으로 하는 반도체소자의 소자분리산화막 제조방법.
- 제 1 항에 있어서, 상기 이온주입시 단위 주입량은 5E14 내지 5E16로 하는 것을 특징으로 하는 반도체소자의 소자분리산화막 제조방법.
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| KR1019940005858A KR0126645B1 (ko) | 1994-03-23 | 1994-03-23 | 반도체소자의 소자분리산화막 제조방법 |
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| KR1019940005858A KR0126645B1 (ko) | 1994-03-23 | 1994-03-23 | 반도체소자의 소자분리산화막 제조방법 |
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| KR1019940005858A KR0126645B1 (ko) | 1994-03-23 | 1994-03-23 | 반도체소자의 소자분리산화막 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR0126645B1 (ko) |
-
1994
- 1994-03-23 KR KR1019940005858A patent/KR0126645B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950027993A (ko) | 1995-10-18 |
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