KR100209226B1 - 소자분리를 위한 반도체 장치 제조방법 - Google Patents

Abstract

본 발명은 소자를 만들기 위하여 웨이퍼에 격리(isolation)를 하는 반도체 장치의 필드 산화막 제조 방법에 관한 것으로, 반도체 기판(1)상에 산화막(2)을 형성하고 상기 산화막(2)상에 폴리실리콘막(3), 제1질화막(4)을 차례로 증착하고 감광막(5)을 증착하여 상기 감광막(5)을 마스크패턴한 후에 상기 제1질화막(4)과 폴리실리콘막(3)의 일부를 식각하여 필드 영역(6)을 형성하는 제1단계, 상기 제1단계 후에 상기 감광막(5)를 제거하고 제2질화막(7)을 증착한 후에 상기 제2실리콘 질화막(7)을 전면식각(blanket etching)하여 질화막 스페이서(8)을 형성하는 제2단계, 및 상기 제2단계 후에 상기 필드영역(6)에 필드 산화막(9)을 형성하고 상기 질화막(4), 질화막 스페이서(8), 폴리실리콘막(3), 산화막(2)을 식각하는 제3단계로 구비하는 것을 특징으로 하는 반도체 장치의 필드 산화막 형성 방법에 관한 것이다.

Description

소자분리를 위한 반도체 장치 제조 방법

제1도는 종래기술에 따라 필드산화막이 형성된 상태의 단면도.

제2도는 개선된 종래기술에 따라 아이솔레이션 패턴이 형성된 상태의 단면도.

제3도 (a) 내지 (e)는 본 발명의 일실시예에 따른 소자분리 공정도.

제4도는 본 발명의 다른 실시예에 따라 아이솔레이션 패턴이 형성된 상태의 단면도.

* 도면의 주요부분에 대한 부호의 설명

301 : 반도체 기판 302 : 패드산화막

303 : 폴리실리콘막 303a : 잔류 폴리실리콘막

304 : 제1질화막 305 : 포토레지스트 패턴

306 : 필드영역 307 : 제2질화막

308 : 질화막 스페이서 309: 필드산화막

본 발명은 반도체 소자 제조 공정중, 소자 또는 셀 간의 격리(isolation)를 위한 반도체 장차의 소자분리 방법에 관한 것이다.

일반적인 반도체 공정에서는 단일 웨이퍼상에 동일한 구조의 트랜지스터를 대량으로 만들어 이들 트랜지스터를 이용하여 특수한 기능을 수행 하는 소자를 생산하게 된다. 따라서 각각의 트랜지스터나 소자가 동일한 웨이퍼 상애서 원래의 기능을 수행하도록 하려면은 소자분리가 필요하다.

제1도는 종래기술에 따라 필드산화막이 형성된 상태의 단면도로서, PBL(polysilicon buffered LOCOS) 방법에 의한 소자분리가 이루어진 상태이다.

도면을 참조하여 간단히 살펴보면, 반도체 기판 상의 패드산화막(2)과 질화막(4) 사이에 폴리실리콘막(3)을 넣어서 상기 질화막(4)에 의한 기판 스트레스(stress)를 완화함으로써 실리콘 질화막의 두께를 두껍게 할 수 있는 방법이다.

또한 폴리실리콘막(3)이 측면으로 확산하는 산화물을 소모하기 때문에 필드산화막(9)의 가장자리에서 발생하는 버즈비크(bird's beak)를 줄일 수 있다. 즉 폴리실리콘막(3)이 두꺼울수록 산화물이 패드 산화막(2)을 만나기전에 산화시켜야할 폴리실러콘막(3)이 많기 때문에 버즈비크가 줄어들게 된다.

제2도는 개선된 종래기술에 따라 아이솔레이션 패턴이 형성된 상태의 단면도로서, 도면을 참조하면, 반도체 기판 상의 질화막(4)을 식각한 상태에서 질화막(4)의 측벽에 질화막 스페이서(8)를 형성하여, 반도체 기판(1)의 선택산화를 위해 아이솔레이션 패턴을 형성을 완료한다. 이때, 스페이서가 형성되는 부위는 버퍼 폴리실리콘막(3)의 표면이 된다. 이러한, 개선된 종래기술은 산소의 횡 방향 확산을 억제 하여 버즈비크를 줄일 수 있다.

그러나, 상기 종래방법들은 폴리실리콘막의 상부계면 및 하부계면을 따라 이중으로 버즈비크가 발생되어, 후속 공정시 버즈비크를 제거하기 위한 별도의 공정을 수반하게되며, 또한 최종 형성된 필드산화막 전체 두께에서 실리콘 기판 아래로 성장한 부분보다는 실리콘 기판 위로 성장한 부분이 더 커지게 된다. 소자의 집적에 따라 필드산화막의 두께가 감소하는 추세를 고려해 보면 분율치 비대칭은 점점 심해져서 소자분리(isolation) 특성을 나쁘게하는 문제점이 있었다.

본 발명은 PBL에 의한 소자분리 공정에서 버퍼 폴리실리콘막의 하부계면 및 상부계면을 따라 발생되는 이중 버즈비크를 방지하고, 필드 산화시 반도체 기판 깊숙히 산화가 이루어지도록하여 집적도에 대응되는 소자분리 특성을 갖도록 하는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은 소자분리를 위한 반도체 장치 제조방법에 있어서, 반도체 기판 상에 패드산화막, 버퍼 폴리실리콘막 및 제1질화막을 차례로 증착하고, 소정부위의 상기 제1질화막과 상기 폴리실리콘막을 선택식각하되 상기 폴리실리콘막은 그 일부두께만을 식각하여 잔류 폴리실리콘막을 형성하는 단계; 상기 잔류폴리실리콘막 및 상기 제1질화막 측벽에 제2질화막 스페이서를 형성하는 단계; 및 필드 산화에 의해 필드산화막을 형성하는 단계를 포함하여 이루어진다.

또한, 본 발명은 반도체 기판 상에 패드산화막, 버퍼 폴리실리콘막 및 제1질화막을 차례로 증착하고, 소정부위의 상기 반도체 기판이 노출되도록 상기 제1질화막과 상기 폴리실리콘막 및 상기 패드산화막을 선택식각하는 단계; 상기 패드산화막, 상기 폴리실리콘막 및 상기 제1질화막 측벽에 제2질화막 스페이서를 형성하는 단계; 및 필드 산화에 의해 필드산화막을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 제2도 및 제3도를 참조하여 본 발명의 실시예를 상세히 설명한다.

제3도(a) 내지 (e)는 본 발명의 일실시예에 따른 소자분리 공정도이다.

먼저, 제3도(a)에 도시된 바와같이, 반도체 기판(301) 상에 패드산화막(302)을 형성하고 상기 패드산화막(302)상에 화학 기상 증착(chemical vapor deposition)에 의한 버퍼 폴리실리콘막(303) 및 제1질화막(304)을 차례로 증착한 후, 마스크 작업에 의해 포토레지스트 패턴(305)을 형성한 다음, 건식 식각 방법으로 상기 제1질화막(304)과 폴리실리콘막(303)을 식각하여 필드영역(306)을 정의하는데, 여기서 중요한 것은 상기 버퍼 폴리실리콘막(303)을 식각할 때 그 두께 일부를 잔류시킨다는 것이다. 즉, 증착되었던 전체 두께중 일부 두께가 식각된 잔류 폴리실리콘막(303a)를 형성한다는 것이다.

이때, 상기 패드산화막(302)은 상기 반도체 기판(1)을 열산화 공정으로 산화시켜 형성할 수 있으며, 잔류 폴리실리콘막(303a)의 두께는 700미만으로 하여 후속공정에서 질화막 스페이서와 폴리실리콘막 사이의 계면을 따라 형성되는 버즈비크를 새부리 형태형성을 저지하게 한다. 또한 700미만의 잔류 폴리실리콘막(303a) 두께는 질화막 스페이서 형성후 필드산화를 실시하여도, 폴리실리콘막을 질화막이 감싸고 있는 형태를 가지므로 산화물이 폴리실리콘막(303)과 질화막(304) 사이로 이동하지 못하여 버즈비크를 방지하고, 얇아진 잔류 폴리실리콘막(303a)은 두꺼운 폴리실리콘막에 비해 기판 내부로 깊숙히 산화가 일어나도록 하여 주므로, 필드산화막의 고유 기능인 소자분리 특성을 향상시킨다. 그러나 필드 영역(306) 내의 폴리실리콘막(303)을 완전히 식각하여 없애 버리면은 질화막 스페이서를 형성 하여도 산화물이 패드산화막(302)를 통하여 활성영역 지역으로 이동하기 때문에 새부리 형태가 커지게 된다. 즉, PBL의 장점중의 하나인 측면 확산하는 산화물의 이동 억제가 불가능해진다.

이어서, 제3도(b)는 상기 토토레지스트 패턴(305)를 제거한 후에 제2질화막(307)을 CVD 방법으로 증착한 상태의 단면도이고, 제3도(c)는 상기 제2질화막(307)을 건식 전면식각(blanket etching)하여 질화막 스페이서(308)을 형성한 상태의 단면도이다. 이때 상기 질화막 스페이서(308)의 위치는 상기 제3도(a)에서의 필드영역(306) 형성시 남은 잔류 폴리실리론막(303a)의 높이에 따라 변하게 된다.

이어서, 제3도(d)는 습식 산화법에 의한 필드 산하 공저으로 필드산화막(309)을 형성한 상태이고, 제3도(e)는 상기 질화막(304), 질화막 스페이서(308)를 습식 식각하고 폴리실리콘막(303)을 건식 식각한 후에 산화막(302)를 제거한 상태의 단면도이다.

제4도는 본 발명의 다른 실시예에 따라 아이솔레이션 패턴이 형성된 상태의 단면도로서, 상기 제3도(a)에서 필드영역(306)을 형성 할때에 질화막(304), 폴리실리콘막(303), 산화막(302)을 모두 제거한 후에 질화막 스페이서(308)를 필드영역(306) 측벽에 형성한 상태이다. 이와같이, 아이솔레이션 패턴을 정의하면 질화막 스페이서(308)가 산화물의 확산 경로를 차단하여 버즈비크를 줄이는 역할을 하게 된다.

상기와 같이 이루어지는 본 발명은 필드 산화막의 버즈비크를 줄이고, 폴리실리콘막과 질화막 사이로 이동하는 산화물의 이동 억제, 폴리실리콘막을 두껍게 형성할 수 있음에 따른 이중 버즈비크 방지 및 질화막 두께 증가의 여유도, 반도체 기판 내부로 성장하는 필드산화막 분율을 증가 시킬 수 있어, 고집적 소자에 적용하기 용이할 뿐만 아니라 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (5)

1. 소자분리를 위한 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 패드산화막, 버퍼 폴리실리콘막 및 제1질화막을 차례로 증착하고, 소정부위의 상기 제1질화막과 상기 폴리실리콘막을 선택식각하되 상기 폴리실리콘막은 그 일부두께만을 식각하여 잔류 폴리실리콘막을 형성하는 단계; 상기 잔류폴리실리콘막 및 상기 제1질화막 측벽에 제2질화막 스페이서를 형성하는 단계; 및 필드 산화에 의해 필드산화막을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 잔류 폴리실리콘막의 두께를 700미만으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
3. 제1항에 있어서, 상기 제2질화막 스페이서를 형성하는 단계는 전체구조 상부에 제2질화막을 증착하는 단계; 및 상기 제2질화막을 비등방성 전면식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 소자분리를 위한 반도체 장치 제조 방법에 있어서, 반도체 기판 상에 패드산화막, 버퍼 폴리실리론막 및 제1질화막을 차례로 증착하고, 소정부위의 상기 반도체 기판이 노출되도록 상기 제1질화막과 상기 폴리실리콘막 및 장기 패드산화막을 선택식각하는 단계; 상기 패드산화막, 상기 폴리실리콘막 및 상기 제1질화막 측벽에 제2질화막 스페이서를 형성하는 단계; 및 필드 산화에 의해 필드산화막을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조 방법.
5. 제4항에 있어서, 상기 제2질화막 스페이서를 형성하는 단계는 전체구조 상부에 제2질화막을 증착하는 단계; 및 상기 제2질화막을 비등방성 전면식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.