KR900001059B1

KR900001059B1 - 반도체 장치의 소자 분리 방법

Info

Publication number: KR900001059B1
Application number: KR1019870008770A
Authority: KR
Inventors: 류현기; 김병렬; 박문진
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-08-11
Filing date: 1987-08-11
Publication date: 1990-02-26
Also published as: KR890004415A

Abstract

내용없음.

Description

반도체 장치의 소자 분리 방법

제 1도는 종래 LOCOS방법으로 제작한 소자분리 영역의 단면도.

제 2a도-2j도, 2a도-2d도-2e'도-2j'도는 본 발명에 따른 제조공정도.

제 3도는 트랜치 캐피시터 제조에 사용될 소자분리 영역단면도.

본 발명은 반도체 장치의 소자간 분리방법에 관한 것으로, 특히 메몰된 산화막(Bruied Thermal Oxide)을 이용한 고밀도 반도체 장치의 소자와 소자간을 분리시키는 제조방법에 관한 것이다.

최근 반도체 메모리 장치는 점점 더 고밀도화 되어가는 추세에 있고 이와 같은 고집적화 경향으로 인하여 반도체 소자와 소자간을 분리시키는 소자 분리 기술(Isolation Technology)에 많은 연구 개발이 이루어지고 있다.

종래에 주로 사용하여 왔던 소자간의 분리 방법은 LOCOS(LOCal Oxidation of Silicon) 방법을 사용한 분리법이었으며 실시한 후의 모양은 제1도에 도시한 바와 같다.

상기의 LOCOS방법은 실리콘 반도체 기판(1)상에 얇은 산화막층(2)을 형성하고 이 산화막층(2)의 상부에 질화막층(3)을 도포한 후 포토레지스트막을 상기 질화막층(3) 상부에 도포하고 소자간의 분리를 위한 영역 형성을 위해 사진식각 방법에 의해 상기 질화막층의 일부를 에칭하여 개구를 형성한다. 그후 상기 실리콘 반도체 기판의 도전형과 동일 도전형의 불순물을 고농도로 상기 개구를 통하여 이온 주입하여 이온주입영역을 형성하고 상기 포토레지스트층을 벗겨 버린후 고온의 로에서 산화공정을 하여 두꺼운 필드 산화막층(4)을 형성한다. 이때 상기 산화막층의 성장은 산화마스크로 사용되는 질화막층(3)이 없는 부분에 급속히 성장하며 상기 질화막층(3)의 단부에서도 옆면 산화가 일어나 새의 부리모양(5)과 같은 형상이 생김과 동시에 상기 이온 주입한 불순물도 활성화(Activation)됨과 동시에 확산이 일어나 채널스토퍼영역(6)이 형성된다.

따라서 도시한 바와 같이 트렌지스터 또는 캐패시터등이 형성되는 반도체 소자영역(7a)와 (7b)간이 필드산화막층(4)과 채널스토퍼영역(6)에 의해 분리되게 된다.

그러나 상기와 같은 종래의 LOCOS방법에 의한 분리영역의 형성은 필드산화막층(4)의 성장시 형성되는 새부리모양(5)의 소자영역(7a)(7b)로의 확장과 채널스토퍼영역(6)의 옆면확산에 의한 소자영역(7a)(7b)의 축소로 인한 고밀도 반도체장치의 액티브영역의 축소화에 문제점이 발생하게 된다.

특히 메가 디램의 반도체 메모리장치의 제조를 위해서는 1㎛를 제어할 수 있는제조기술이 필요하게 되는데 상술한 바와 같은 분리영역의 형성 방법으로는 필드산화막층(4)의 두께를 3500Å 이상으로 할 경우 제조되는 액티브 영역의 협소화는 심각한 문제가 되게 된다.

또한 필드산화막층 형성중 발생하는 실리콘 기판의 스트레스로 인한 결정결함이 필드산화막층 부근의 소자 액티브 영역에서 발생하는 문제점이 일어나게 된다.

따라서 본 발명의 목적은 고집적 반도체장치의 제조시 채널스토퍼 영역의 옆면확산으로 인한 액티브영역의 축소를 방지하는 소자 분리 제조방법을 제공함에 있다.

또한 본 발명의 다른 목적은 소자와 소자간의 항복전압과 문턱전압을 높이고 누설전류를 감소시키는 소자분리 제조방법을 제공함에 있다.

상술한 바와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 제1산화막층, 제1질화막층과 폴리실리콘층을 순차적으로 형성한 실리콘 반도체 기판상에 포토레지스트 패턴을 형성한 후 폴리 실리콘층을 에칭하여 창을 형성하는 제1공정과, 상기 포토레지스트를 제거하고 폴리실리콘층을 산화시켜 제2산화막층을 형성하는 제2공정과, 상기 제2산화막층을 마스크로 하여 제1질화막층, 제2산화막층과 소정 깊이의 기판을 에칭하여 제1트렌치(Trench)를 형성하는 제 3공정과, 상기 제1트렌치 내부에 얇은 제3산화막을 성장시키는 제4공정과, 반도체 기판 전면에 제2질화막을 침적시키고, 에치 백(Etch Back)을 하는 제5공정과, 별도의 마스크 없이 실리콘 기판을 에칭하여 제 2 트렌치를 형성하는 제6공정과, 상기 제2산화막을 에칭하는 제7공정과, 산화공정으로 상기 제2트렌치 내부에 제4산화막층을 형성하는 제8공정과, 반도체기판 상부에 모든 질화막을 제거하는 제9공정과, 기판 상부에 제1산화막을 제거하는 제10공정을 구비하여 상기 공정들의 연속으로 소자의 분리폭을 축소하고 결정결함을 줄일 수 있는 제조방법을 제공함을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제 1a도-1j도는 본 발명의 따른 소자 분리 제조방법의 공정도를 나타낸 도면이다.

제2a도중 실리콘 반도체기판(10)의 상부 표면에는 약 100-1000Å의 SiO²의 산화막층(11)을 통상의 열적산화막 형성공정을 사용하여 형성을 한다. 그후 이 산화막층(11)의 상부 표면에 약 100-2500Å정도의 Si₃N₄의 질화막층(12)와 약 500-5000Å정도의 폴리실리콘층(13)을 통상의 CVD 방법으로 도포하고 이 폴리실리콘층(13)의 상부에 포토레지스트 패턴(14)을 형성한 후 소정부위의 폴리실리콘층(13)을 에칭하여 창(15a)을 형성한다 . 이때 창의 폭 a는 1㎛ 정도가 된다.

그후 폴리실리콘층(13) 상부의 포토레지스트(14)를 제거하고 산화분위기에서 폴리실리콘층(13)을 산화시켜 제2b도와 같이 1000-10000Å정도 두께의 제2산화막(16)을 형성한다. 이때 상기 제1a도의 창(15a)는 폴리실리콘층이 산화되면서 16a부분과 같이 두께 성장뿐 아니라 측면으로도 16b와 같이 성장되므로 폭이 대략 0.8㎛ 정도로 줄어들게 된다.

그후 상기 제2산화막(16)을 에칭 마스크로 하여 제1산화막(12)과 제1산화막(11)을 에칭하고 0-3㎛의 실리콘기판(10)을 에칭하여 폭 h가 대략 8㎛ 정도인 제1트랜치(17)를 제 2c도와 같이 형성된다.

상기와 같이 트렌치(17)가 형성되면 제 2d도와 같이 이 트렌치 내부에 0-1000Å 정도의 제3산화막(18)을 열적으로 성장시킨다. 그후 반도체기판 전면에 0-2500Å 정도의 제2질화막(19)을 형성하고 마스크의 사용없이 반응성 이온 에칭 방법으로 질화막을 에치백하여 제2e도와 같이 형성한다. 그후 별도의 마스크 사용없이 제2산화막(16)과 제1트렌치 측벽에 형성된 제2질화막(16)을 마스크로 하여 실리콘기판을 0-10㎛ 정도의 에칭하여 제 2f도와 같이 제2트렌치(20)를 형성한다. 이때 제2트렌치의 폭c는 상기 제 2e도의 공정에서 제3산화막이 형성된 제1트렌치 벽면에 제2질화막(19)을 침적하여 트렌치의 폭을 줄인후 에칭을 하였으므로 약 0.5-0.6㎛ 정도로 형성된다.

상기 공정에서 제2트렌치 (20)의 형성이 끝난후 이 트렌치 형성의 마스크 역할을 했던 제2산화막(16)을 습식에칭 방법으로 에칭하여 제2g도와 같이 형성한다. 그후 산화 분위기에서 트렌치 영역의 실리콘기판을 산화시키면 먼저 실리콘기판의 (10a)(10b)부분의 넓은 영역이 고르게 산화되기 시작하여 제3산화막의 (18a)(18b) 부분과 합쳐지게 되고 산화막은 계속 성장해서 에칭된 기판부분의 제2질화막(19a)을 위로 밀어 내게 된다.

따라서 트렌치의 내부에는 일반적으로 트렌치 형상의 소자분리용 산화막층 형성시 생기게 되는 빈 공간(Void)들이 생기지 않고 또한 두꺼운 산화막층을 성장할때 실리콘 기판의 스트레스로 인한 결정 결함이 소자 액티브 영역에 발생되지 않는 소자분리용 제4산화막(21)이 제 2h도와 같이 형성된다.

상기와 같이 형성된 제4산화막(21)은 제 2b도와 공정과 제2e도의 공정을 거쳐 형성된 좁아진 마스크로 좁은 제2트렌치(20) 를 형성하고 이 트렌치를 산화시켜 얻었으므로 산화 공정시 기판 실리콘이 소모됐다 하더라도 제2트렌치 폭의 2배 정도인 1㎛ 정도가 되고 활성영역쪽 옆면으로서의 산화영역 확장이나 채널스토퍼 영역의 확산이 없으므로 활성영역의 축소는 없다.

상기와 같이 제4산화막(21)의 성장이 끝난후 제2i도와 같이 기판상부의 질화막층(12)(19)을 인산용액으로 에칭해낸다. 그후 반도체 기판(10)상부의 제1산화막(11)을 에칭해내면 제2j도와 같은 표면이 평탄한 메몰된 산화막으로 이루어진 소자 분리 패턴을 형성할 수 있다.

한편 제2e도의 공정에서 0-2500Å의 질화막 대신 0-5000Å의 폴리실리콘을 사용할 수도 있는데 이 공정은 하기와 같다.

상기 제 2d도의 상부에 제2e'도와 같이 0-5000Å의 폴리 실리콘(22)을 침적한다. 그후 별도의 마스크 없이 에칭을 하여 제2f도와 같이 제 2트렌치(23)를 형성한다. 이때는 상기와 질화막을 침적시키는 경우와 달리 에치백하는 공정없이 바로 제 2트렌치 형성을 위한 에칭을 하여 에치백하는 공정이 하나 줄어들게 된다.

상기 제 2f도와 같이 제2트렌치 (23)가 형성된 후 제 2g'도와 같이 제2산화막(16)을 에칭한다. 그후 산화분위기에서 에칭된 실리콘기판부분(10a)(10b)과 트렌치(23)의 측벽에 남아있는 풀리실리콘을 산화하여 제2h'도와 같이 제4산화막(24)을 성장시킨다.

상기와 같이 제4산화막(24)이 형성된후 제2i'도와 같이 인산용액으로 질화막(12)을 에칭한다. 그후 반도체기판 상부의 제1산화막(11)을 에칭해내면 제2j'도와 같은 표면이 거의 평탄한 매몰된 산화막으로 이루어진 소자분리 패턴을 형성할 수 있다.

상기 제2j도 또는 제2j'도와 같이 형성된 소자분리 패턴은 고집적 반도체 메모리 장치에서 좋은 소자분리 영역으로 사용될 수 있으며 특히 고용량의 트렌치 캐패시터와 트렌치 캐패시터간의 절연시 우수한 절연특성을 가진다.

한편 제2f'도에서 제2산화막(16)을 제거하지 않고 산화공정을 거치게 되면 제3도에서 도시한 바와 같은 소자분리 패턴이 형성된다.

일반적으로 트렌치 캐패시터를 형성할 때는 먼저 소자분리를 한 다음 트렌치 형성을 위한 두꺼운 마스크층을 형성한 후 에칭을 하여 트렌치를 형성한다.

따라서 상기 제3도와 같은 소자분리 패턴을 트렌치 캐패시터의 소자분리를 위해 사용하면 이 소자분리 패턴은 트렌치 캐패시터의 좋은 소자분리용 산화막 역할을 할 뿐 아니라 기판상부의 두꺼운 제2산화막을 트렌치 캐패시터의 트렌치에칭시에 마스크층으로 이용할 수 있으므로 마스크용 산화막을 다시 형성할 필요가 없어져서 고정이 간단해 진다.

상술한 바와 같은 본 발명은 소정부위에 창이 형성된 폴리실리콘을 산화하여 두꺼운 산화막을 성장시켜서 상기 창의 폭을 일차 줄여주고 상기 창으로 에칭을 하여 형성한 제1트렌치 내부에 질화막을 침적하고 에치백하여 트렌치 벽면에만 질화막을 남겨서 제1트렌치의 폭을 다시 죽이고 난 후 에칭을 실시하여 제2트렌치를 형성하므로써 포토리소그라피의 분해능이상의 좁은 제2트렌치 형성이 가능하다.

따라서 상기와 같이 좁게 에칭된 기판을 산화하여 깊고 좁은 매몰된 산화막층으로 된 소자분리 영역을 형성 할 수 있으므로 종래 새부리모양과 채널스토퍼영역 불순물이 측면 확산에 의한 액티브 영역의 축소없이 소자 분리 영역을 최소로 할 수 있다.

또한 본 발명은 매몰된 소자분리용 산화막의 두께가 두꺼우므로 기판의 문턱전압이 높아지며 소자분리 산화막의 깊이가 깊어서 소자간의 길이가 길어지므로 누설전류가 줄어들고 항복전압이 높아진다.

또한 본 발명은 트렌치 캐피시터간의 절연시에 우수한 절연 특성을 가질뿐만 아니라 트렌치 형성을 위한 두꺼운 마스크 산화막을 따로 성장시키지 않고 소자분리 산화막 형성 공정중에 형성되는 산화막으로 대치할 수 있으므로 트렌치 캐피시터의 제조공정을 간단히 할 수 있는 이점이 있다.

Claims

반도체 장치의 제조방법에 있어서, 실리콘 반도체기판(10)상에 제1산화막층(11), 제1질화막층(12), 폴리실리콘층(13)을 순차적으로 형성하고 포토레지스트 패턴(14)을 형성한 후 폴리실리콘층(13)을 에칭하여 창(15a)을 형성하는 제1공정과, 상기 포토레지스트(14)를 제거하고 폴리실리콘층(13)을 산화시켜 제2산화막층(16)을 형성하는 제2공정과, 상기 제2산화막층(16)을 마스크로 하여 제1질화막층(12), 제1산화막층(11)과 소정 깊이의 기판(10)을 에칭하여 제1트렌치(17)를 형성하는 제 3공정과, 상기 제1트렌치(17)내부에 얇은 제3산화막(18)을 성장시키는 제4공정과 , 반도체 기판 전면에 제2질화막(19)을 침적시키고 에치백하는 제5공정과, 별도의 마스크없이 반도체 기판을 에칭하여 제2트렌치(20)를 형성하는 제6공정과, 상기 제2산화막(16)을 에칭하는 제7공정과, 산화공정으로 상기 제2트렌치(20)내부에 제4산화막층(21)을 형성하는 제8공정과, 기판 상부의 모든 질화막(12)(19)을 제거하는 제 9공정과, 기판상부의 제1산화막층(11)을 제거하는 제10공정으로 이루어짐을 특징으로 하는 반도체 장치의 소자 분리방법.
반도체 장치의 제조방법에 있어서, 실리콘 반도체기판(10)상에 제1산화막층(11), 제1질화막층(12), 폴리실리콘층(13)을 순차적으로 형성하고 포토레지스트 패턴(14)을 형성한 후 폴리실리콘층(13)을 에칭하여 창(15a)을 형성하는 제1공정과, 상기 포토레지스트(14)을 제거하고 폴리실리콘층(13)을 산화시켜 제2산화막층(16)을 형성하는 제2공정과, 상기 제2산화막층(16)을 마스크로 하여 제2질화막층(12), 제1산화막층(11)과 소정 깊이의 기판(10)을 에칭하여 제1트렌치를 형성하는 제3공정과, 상기 제1트렌치 내부에 얇은 제3산화막(18)을 성장시키는 제4공정과, 반도체기판 전면에 폴리실리콘(22)을 침적시키고 별도의 마스크 없이 반도체 기판을 에칭하여 제 2트렌치(23)을 형성하는 제5공정과, 상기 제2산화막(16)을 에칭하는 제6공정과, 산화 공정으로 상기 제2트렌치(23)내부에 제4산화막층(24)을 형성하는 제7공정과, 기판 상부에 제1질화막(12)을 제거하는 제8공정과, 기판 상부의 제1산화막층(11)을 제거하는 제9공정으로 이루어짐을 특징으로 하는 반도체 장치의 소자 분리방법.
제2항에 있어서, 제1공정에서 제5공정, 제7공정의 연속공정에 의해 소자 분리 영역을 형성하고 상기 소자 분리영역 제조공정중에 반도체 기판상에 형성된 산화막층을 트렌치 에칭공정시 마스크 층으로 사용함을 특징으로 하는 반도체 장치의 소자 분리방법.