KR100290901B1 - 반도체소자의격리막형성방법 - Google Patents

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Abstract

본 발명은 소자들간의 격리막 형성시, 불활성이온을 이용하여 소자격리막의 하부면이 타원형을 갖도록 형성함으로써 소자격리 특성을 향상시키는데 적당한 반도체소자의 격리방법에 관한 것으로서, 반도체 기판상에 산화방지막의 패턴을 형성하는 공정과, 상기 산화방지막의 패턴을 마스크로하여 상기 기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 하면에 산화속도를 촉진하는 불순물 이온을 주입하는 공정과, 열산화 공정을 실시하여 상기 트렌치내에 필드산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체소자의 격리막 형성방법{METHOD FOR FABRICATING ISOLATION FILM OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자에 관한 것으로서, 특히 미세소자간의 전기적 격리에 적당하도록 한 반도체소자의 격리막 형성방법에 관한 것이다.
일반적으로 소자간의 전기적 격리방법으로 가장 널리사용되고 있는 방법중의 하나는 선택산화공정(LOCOS)이다.
하지만 이러한 LOCOS공정은 설계기준 0.2㎛이하의 공정에서는 거의 사용하지 못하고 있는 실정이다.
통상, 소자격리방법에는 컨벤셔널 LOCOS방법, NSL(Nitride Sidewall LOCOS)방법, 그리고 트랜치 아이솔레이션(Trench Isolation)방법등이 있다.
이하, 첨부된 도면을 참조하여 종래기술에 따른 반도체소자의 격리막 형성방법을 설명하기로 한다.
한편, 도 1a 내지 1f는 종래 NSL(Nitride sidewall LOCOS)방법을 설명하기 위한 공정단면도이다.
먼저, NSL방법은 전술한 컨벤셔널 LOCOS방법과 공정이 유사하며 다만, 필드산화막을 형성하기 이전에 기판을 소정깊이로 식각하고 사이드월을 형성한다는 점에서 차이가 있다.
즉, 도 1a에 도시한 바와같이 반도체기판(11)상에 초기산화막(12)을 성장시킨 후, 상기 초기산화막(12)상에 제 1 실리콘질화막(13)을 증착한다.
이후, 도 1b에 도시한 바와같이 액티브마스크(14)를 이용하여 실제로 소자가 만들어지는 액티브영역과 소자간의 전기적 절연역할을 하는 필드영역을 정의한다.
이어, 도 1c에 도시한 바와같이 상기 액티브마스크(14)를 이용한 식각공정으로 상기 제 1 실리콘질화막(13)을 선택적으로 제거한다.
그리고 상기 제 1 실리콘질화막(13)을 마스크로 이용하여 문턱전압(VT)조절용 이온주입을 실시한다.
이어, 도 1d에 도시한 바와같이 상기 제 1 실리콘질화막(13)을 포함한 반도체기판(11)전면에 제 2 실리콘질화막(15)을 증착한다.
그리고 도 1e에 도시한 바와같이 에치백공정을 이용하여 상기 제 2 실리콘질화막(15)을 식각하면 상기 제 1 실리콘질화막(13)의 양측면에 사이드월(15a)이 형성된다.
이어, 상기 사이드월(15a)을 마스크로 이용한 식각공정으로 반도체기판(11)의 표면을 소정깊이로 식각하여 트랜치(16)를 형성한 후, 도 1f에 도시한 바와같이 고온의 퍼니스내에서 열처리하여 선택적으로 필드산화막(17)을 성장시키면 종래 NSL공정이 완료된다.
한편, 도 2a 내지 2e는 종래기술에 따른 트랜치 아이솔레이션방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와같이 반도체기판(21)상에 초기산화막(22)을 성장시키고, 상기 초기산화막(22)상에 실리콘질화막(23)을 증각한다.
도 2b에 도시한 바와같이 액티브마스크(도면에 도시하지 않음)를 이용한 식각공정으로 상기 실리콘질화막(23)과 초기산화막(22)을 선택적으로 제거하여 반도체기판(21)을 선택적으로 노출시킨다.
이후, 도 2c에 도시한 바와같이 상기 실리콘질화막(23)을 마스크로 이용한 식각공정으로 상기 노출된 반도체기판(21)의 표면을 소정깊이로 식각하여 트랜치(24)를 형성한다.
이어, 도 2d에 도시한 바와같이 상기 트랜치(24)를 포함한 반도체기판(21)전면에 절연막(25)을 증착한다.
그리고 CMP공정으로 불필요한 절연막(25)을 제거하여 상기 필드산화막(25a)을 형성하면 종래기술에 따른 트랜치 아이솔레이션 공정이 완료된다.
그러나 상기와 같은 종래 반도체소자의 격리막 형성방법은 다음과 같은 문제점이 있었다.
첫째, 종래 컨벤셔널 LOCOS공정을 이용할 경우, 소자간 격리영역의 폭이 1㎛이하가 되면 필드산화막의 두께가 얇아지는 현상(thinning현상)이 발생하게 되고, 0.5㎛이하가 되면 thinning현상이 심각해져 버즈-빅(bird's beak)에 의한 액티브영역의 감소 등에 의해 미세소자에서는 적용이 불가능하다.
둘째, NSL방법을 이용할 경우, 버즈-빅 측면에서는 유리하지만 반도체기판을 식각하여 필드산화막을 형성하게 되면 필드산화막의 하부가 라운딩되지 않고 첨예한 부분이 생기게 된다.
따라서 상기 첨예한 부분에서 스트레스가 증가하게 되고 결국 누설전류가 증가하게 되어 소자특성에 악영향을 미치는 요인으로 작용하게 된다.
또한, 필드산화막의 thinning현상도 발생되므로 기판의 표면에서 내부로의산화막 성장량이 부족하여 아이솔레이션 특성이 불안정해진다.
셋째, 트랜치 아이솔레이션을 이용할 경우, 컨벤셔널에 LOCOS에 비하여 소자격리특성을 개선시킬 수는 있지만 트랜치 형성 및 트랜치내에 절연막을 매립시키는데 어려움이 있다.
또한, CMP공정을 적용함에 따라 미세한 입자(particle)들이 발생하게 되고, 공정이 복잡해지며 이로인해 TAT(Turn Around Time) 및 COST가 증가하게 된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 소자간의 격리특성을 개선시켜 고집적 반도체소자를 구현하는데 적당한 반도체소자의 격리방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래기술에 따른 NSL(Nitride Sidewall LOCOS)방법을 설명하기 위한 공정단면도
도 2a 내지 2e는 종래기술에 따른 트랜치 아이솔레이션방법을 설명하기 위한 공정단면도
도 3a 내지 3h는 본 발명의 반도체소자 격리막 형성방법을 설명하기 위한 공정단면도
도 4a 내지 4f는 본 발명의 다른 실시예에 따른 반도체소자 격리막 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
30,40 : 반도체기판 37,47 : 필드산화막
32a,43a : 산화방지 패턴 34,44 : 트렌치
35 : 열산화막 36,46 : 불순물층
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 격리막 형성방법은 반도체 기판상에 산화방지막의 패턴을 형성하는 공정과, 상기 산화방지막의 패턴을 마스크로하여 상기 기판을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치의 하면에 산화속도를 촉진하는 불순물 이온을 주입하는 공정과, 열산화 공정을 실시하여 상기 트렌치내에 필드산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 격리막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 3h는 본 발명의 제 1 실시예에 따른 반도체소자의 격리막 형성방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와같이 반도체기판(30)상에 제 1 절연층(31)을 형성하고, 제 1 절연층(31)상에 제 2 절연층(32)과 제 3 절연층(33)을 차례로 형성한다.
이때 제 1, 제 3 절연층(31,33)의 물질은 실리콘 산화막이고, 제 2 절연층(32)의 물질은 실리콘질화막로써, 제 2 절연층(32)은 액티브 영역을 마스킹하기 위한 마스크층으로 사용되고, 제 3 절연층(33)은 이후 공정에서 질화막 측벽을 형성할 경우, 제 2 절연층(32)과의 식각선택비를 조절하기 위해 사용된다.
이어, 상기 제 3 절연층(33)상에 포토레지스트(PR3)를 도포한 후 패터닝하여 소자격리영역을 정의한다.
통상, 실리콘 기판상에 소자를 형성하기 위한 많은 공정을 행함으로써, 결정방향에 따라 실리콘 결정체의 구조가 결정된다.
예를들어, 실리콘 결정체의 결정방향이 <111>일 경우, 다른 다른 방향의 경우에 비해 원자의 표면밀도가 높고, 실리콘의 장력도 다른 방향에서보다 더 크며, 다른 방향에서 보다 <111>방향의 결정체에서 실리콘의 산화속도가 더 빠르다.
모오스(MOS)소자에서는 통상 <100>방향의 실리콘 기판을 사용한다.
도 3b에 도시한 바와같이 상기 패터닝된 포토레지스트(PR3)를 마스크로 이용한 식각공정으로 상기 제 3, 제 2, 제 1 절연층(33,32,31)을 차례로 식각하여 액티브 영역을 마스킹하는 산화방지 패턴(32a)과 패드산화막(31a)을 형성한다.
산화방지 패턴(32a)에 의해 기판의 액티브 영역은 마스킹되고, 산화방지 패턴(32a)의 측면부위가 노출된다.
도 3c에 도시한 바와같이 상기 노출된 기판(30)을 포함한 산화방지패턴(32a)상에 실리콘 질화막으로 이루어진 제 4 절연층(도시하지 않음)을 화학기상 증착법으로 증착하고, 에치백하면, 상기 패드 산화막(31a)와 산화방지 패턴(32a)의 측면에 실리콘 질화막으로 된 측벽(33a)이 형성된다.
이때, 상기 측벽(33a)을 형성하기 위한 제 4 절연층의 에치백시, 실리콘 산화막인 제 3 절연층(33)이 제 2 절연층(32)상에 덮여 있으므로 제 2 절연층(32)은 식각되지 않는다.
이어, 도 3d에 도시한 바와 같이, 측벽(33a)을 마스크로 이용한 식각공정으로 기판을 비등방성 식각하여 하면(floor)은 <100>방향, 측면은 <111>방향을 갖는 트랜치(34)를 형성한다.
이때, 기판(30)의 식각 깊이는 형성하고자 하는 필드 산화막의 두께의 거의 절반정도의 깊이로 조절한다.
이때, <111)방향의 실리콘의 평면은 <100>방향의 평면보다 더 조밀하고, 식각율은 더 낮다.
기판을 식각시 습식식각할 경우, 23wt%의 KOH와, 13wt%의 CH3CHOH CH3를 혼합하여 에천트로 사용한다.
이와 같은 에천트를 이용하여 식각할 경우, 식각율은 <100>이 <111>방향보다 더 크다.
만일, 건식식각을 할 경우에는 더블 플라즈마 식각장치를 사용한다.
이어, 도 3e에 도시한 바와같이 산화분위기에서 상기 트랜치(34)의 양측면과하면에 열산화막(35)을 성장시킨다.
이때, 트랜치(34)의 측면과 밑면은 서로 다른 방향성을 가지므로 측면의 산화막(35) 성장속도가 밑면에 비해 더 빠르다.
따라서, 밑면의 열산화막(35)두께보다 측면의 열산화막(35)의 두께가 더 두껍게 성장된다.
산화막 성장율 측면에서 보면, 트렌치(34)의 하면은 <100>방향이고, 측면은 <111>방향이므로 낮은 온도에서의 산화막 성장율은 측면이 하면보다 대략 67%정도 크다.
따라서, 성장된 열산화막은 <100>방향의 표면에서보다 <111>방향에서 더 큰 기울기를 갖는다.
이어, 도 3f에 도시한 바와 같이, 하면의 산화속도를 촉진하는 불순물 이온, 예컨대 불활성 이온(F) 또는 게르마늄(Ge)이온을 주입하여 고농도로 도핑된 불순물층(36)을 형성한다.
이때, 트렌치(34)의 측면에도 약간의 불순물이 도핑된다(도시되지 않음).
여기서, <111>방향의 측면에서의 경사각은 <100>방향의 트랜치 하면에 대해 55°의 경사를 갖는다.
이후에 산화공정을 실시하는 동안 경사진 측벽의 상부종단은 점차적으로 인접한 측벽의 하부로 이동하게 된다.
이어서, 도 3g에 도시한 바와 같이, 상기 트렌치(34)내의 열산화막(35)을 제거한다.
열산화막(35)을 제거하는 공정은 측벽(33a)과, 실리콘 기판(30)과, 패드 산화막(31a)과의 식각선택비를 갖는 에천트를 사용한 습식식각 공정으로 손쉽게 제거할 수 있다.
도 3h에 도시한 바와 같이, 산화 분위기에서 900~1100℃의 온도에서 2~4시간동안 열성장시켜 두께가 200~1000nm가 되는 필드산화막(37)을 성장시킨다.
여기서, 상기 3h에서와 같이, 열산화막(35)을 제거한 후에 실리콘 기판으로부터 필드산화막을 성장시키는 공정 이외에 상기 열산화막(35)을 제거하지 않고 그대로 열산화 공정을 실시하는 공정이 적용할 수 있다.
본 발명에서와 같이, 측벽(33a)이 존재하고, 산화속도를 촉진하는 불순물을 주입함에 따라 측벽 근처의 트렌치(34)의 측면에서는 산화되는 속도가 느리므로 액티브영역으로 필드산화막이 잠식해 들어가는 것을 효과적으로 방지할 수가 있어 버즈-빅의 발생을 방지한다.
트렌치의 측면에서의 산화속도와 하면에서의 산화속도가 차이가 나므로 버즈-헤드가 발생하는 것도 방지한다.
이와 같이, 필드 산화막(37)을 성장시킨 후, 산화방지 패턴(32a)과 패드 산화막(31a)을 제거하여 액티브영역을 노출시킨다.
상기 절연층들의 제거는 등방성 습식식각에 의해 손쉽게 제거할 수 있다.
한편, 도 4a 내지 4f는 본 발명의 반도체소자의 격리방법에 따른 제 2 실시예를 설명하기 위한 공정단면도이다.
도 4a에 도시한 바와같이 반도체기판(40)상에 제 1 절연층(41)을 형성하고,제 1 절연층(41)상에 제 2 절연층(42)과 제 3 절연층(43)을 차례로 형성한다.
이때 제 1, 제 3 절연층(41,43)의 물질은 실리콘 산화막이고, 제 2 절연층(42)의 물질은 실리콘질화막로써, 제 2 절연층(42)은 액티브 영역을 마스킹하기 위한 마스크층으로 사용되고, 제 3 절연층(43)은 이후 공정에서 질화막 측벽을 형성할 경우, 제 2 절연층(42)과의 식각선택비를 조절하기 위해 사용된다.
이어, 상기 제 3 절연층(43)상에 포토레지스트(PR4)를 도포한 후 패터닝하여 소자격리영역을 정의한다.
도 4b에 도시한 바와같이 상기 패터닝된 포토레지스트(PR4)를 마스크로 이용한 식각공정으로 상기 제 3, 제 2, 제 1 절연층(43,42,41)을 차례로 식각하여 액티브 영역을 마스킹하는 산화방지 패턴(42a)과 패드 산화막(41a)을 형성한다.
산화방지 패턴(42a)에 의해 기판의 액티브 영역은 마스킹되고, 산화방지 패턴(42a)의 측면부위가 노출된다.
도 4c에 도시한 바와같이 상기 노출된 기판(40)을 포함한 산화방지 패턴(32a)상에 실리콘 질화막으로 이루어진 제 4 절연층(도시하지 않음)을 화학기상 증착법으로 증착하고, 에치백하면, 상기 패드 산화막(41a)과 산화방지 패턴(42a)의 측면에 실리콘 질화막으로 된 측벽(43a)이 형성된다.
이때, 상기 측벽(43a)을 형성하기 위한 제 4 절연층의 에치백시, 실리콘 산화막인 제 3 절연층(43)이 제 2 절연층(42)상에 덮여 있으므로 제 2 절연층(42)은 식각되지 않는다.
도 4d에 도시한 바와 같이, 기판(40)을 비등방성 식각하여 수평한 하면과 상기 하면에 대해 수직한 측면을 갖는 트렌치(44)를 형성한다.
이때, 트렌치(44)의 깊이는 요구되는 필드 산화막의 두께의 절반정도의 깊이를 유지한다.
도 4e에 도시한 바와 같이, 낮은 에너지로 불활성 이온 또는 게르마늄 이온을 트렌치(44)내로 주입한다. 따라서, 트렌치(44)의 하면 바로 아래에는 고농도로 도핑된 불순물층(46)이 형성된다.
하면에 주입된 불순물층(46)은 열산화 공정시 산화막의 성장속도를 촉진시킨다.
도 4f에 도시한 바와 같이, 산화 분위기에서 900~1100℃의 온도에서 2~4시간동안 열성장시켜 두께가 200~1000nm가 되는 필드산화막(47)을 성장시킨다.
본 발명에서와 같이, 측벽(43a)이 존재하고, 산화속도를 촉진하는 불순물을 주입함에 따라 측벽 근처의 트렌치(44)의 측면에서는 산화되는 속도가 느리므로 액티브영역으로 필드산화막이 잠식해 들어가는 것을 효과적으로 방지할 수가 있어 버즈-빅의 발생을 방지한다.
트렌치의 측면에서의 산화속도와 하면에서의 산화속도가 차이가 나므로 버즈-헤드가 발생하는 것도 방지한다.
이와 같이, 필드 산화막(47)을 성장시킨 후, 산화방지 패턴(43a)과 패드 산하막(41a)을 제거하여 액티브영역을 노출시킨다.
상기 절연층들의 제거는 등방성 습식식각에 의해 손쉽게 제거할 수 있다.
이상 상술한 바와같이 본 발명의 반도체소자 격리막 형성방법은 소자격리막의 불균일한 산화를 방지하므로 고집적화에 따른 미세소자에 있어서도 소자간의 격리특성을 개선시킨다.

Claims (5)

  1. 반도체 기판상에 제 1 절연막을 증착하는 공정,
    상기 제 1 절연막상에 제 2 절연막과 제 3 절연막을 증착하는 공정과,
    상기 제 1, 제 2, 제 3 절연막을 패터닝하여 패드절연막과 산화방지막 패턴을 형성하는 공정과,
    상기 패드절연막과 상기 산화방지막 패턴의 측면에 측벽을 형성하는 공정과,
    상기 산화방지막 패턴과 상기 측벽을 마스크로하여 상기 기판을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치의 하면에 산화속도를 촉진하는 불순물 이온을 주입하는 공정과,
    열산화 공정을 실시하여 상기 트렌치내에 필드산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제 1 항에 있어서, 상기 불순물 이온을 주입하는 공정전에 상기 트렌치의 표면에 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제 1 항에 있어서, 상기 불순물 이온은 불활성 이온 이거나 또는 게르마늄 이온인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제 1 항에 있어서, 상기 산화방지막 패턴을 구성하는 제 2 절연막과 제 3 절연막은 각각 질화막과 산화막인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 제 1 항에 있어서, 상기 측벽은 질화막으로 형성함을 특징으로 하는 반도체 소자의 격리막 형성방법.
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