KR100207531B1 - 질소가 인-사이튜 도핑된 폴리실리콘 스페이서를 이용한 반도체장치의 소자분리방법 - Google Patents

질소가 인-사이튜 도핑된 폴리실리콘 스페이서를 이용한 반도체장치의 소자분리방법 Download PDF

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Abstract

버즈 비이크 펀치스루를 방지할 수 있는 개선된 로코스형의 반도체장치 소자분리방법을 개시한다. 본 발명의 방법에 의하면, 실리콘 기판 상에 제1 패드산화막과 질화막을 순차 적층하는 단계; 사진식각 공정을 이용하여 상기 질화막을 식각함으로써 상기 제1 패드산화막을 노출시키는 단계; 질소가 인-사이튜 도우프된 폴리실리콘층을 형성하고 에치백함으로써 상기 질화막의 측벽에 질소도우프트 폴리실리콘 스페이서를 형성하는 단계; 상기 결과물을 산화시켜 필드산화막을 형성하는 단계; 및 상기 질화막과 제1 패드산화막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법이 제공되어진다.

Description

질소가 인-사이튜 도핑된 폴리실리콘 스페이서를 이용한 반도체장치의 소자분리방법.
본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 상세하게는 질소가 인-사이튜 도핑된 폴리실리콘 스페이서를 이용한 소자분리방법에 대한 것이다.
반도체장치 제조에 있어서 소자분리기술은 전체 공정 중 초기 단계의 것으로서 활성영역의 크기 및 후속단계의 공정마진을 좌우한다. 현재의 소자분리기술로는 크게 로코스(LOCOS)법과 트렌치 소자분리법이 있는 바, 본 발명은 로코스 소자분리법에 대한 것이다.
종래의 로코스법에서는 소자가 고집적화되는 경향에 따라 유효분리거리(effective isolation length)가 줄어드는 문제와 버즈 비이크 펀치스루(punchthrough)가 쉽게 발생하는 문제가 있었다. 이에 따라 소자분리거리를 늘려주기 위하여 필드산화막의 산화 전에 하부 실리콘층을 리세스(recess)시키는 풀리 리세스드 로코스(fully recessed LOCOS)법이 제안된 바 있다. 풀리 리세스드 로코스법의 경우 스페이서를 형성시키지 않으면 버즈 비이크 펀치스루가 심하게 발생하여 소자분리가 이루어지지 않는 문제점이 있었다. 스페이서 물질로는 통상 SiN과 폴리실리콘을 사용한다.
그러나 폴리실리콘 스페이서를 사용하는 풀리 리세스드 로코스법의 경우 폴리실리콘 스페이서의 두께가 작아지면 작아질수록 버즈 비이크의 길이가 길어지는 문제가 있다. 특히 반도체장치가 고집적화되면서 소자간 거리가 좁아져서 스페이서를 얇게 형성해야 하기 때문에 버즈 비이크의 길이는 더욱 길어질 수 밖에 없다.
도 1a 내지 도 1e는 종래의 폴리실리콘 스페이서를 이용한 로코스 소자분리법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 제1 패드산화막(11)과 질화막(12)이 적층되어진 후 사진식각공정으로 활성영역과 비활성영역이 정의 되어진다.
도 1b를 참조하면, 등방성식각을 행하여 질화막(22) 하부의 제1 패드산화막(21)에 언더컷(23)을 형성하고 나아가 제1 패드산화막 하부의 실리콘 기판(20)에 트렌치가 형성되도록 리세스 에칭(recess etching)을 한다.
도 1c를 참조하면, 리세스 에칭되어진 실리콘 기판(30)에 제2 패드산화막(31)을 형성한다. 다음 그 상부에 폴리실리콘층을 증착한 다음 이방성식각하여 폴리실리콘 스페이서(32)를 형성한다. 이 폴리실리콘 스페이서(32)는 제1 패드산화막(33)의 언더컷 부분을 채우면서 질화막(34)의 측면에 형성되어진다.
도 1d를 참조하면, 폴리실리콘 스페이서가 형성되어 있는 상기 결과물을 산화시켜 필드산화막(41)을 형성한다. 이때 질화막(43)과 실리콘 기판(40) 사이에서 버즈 비이크 펀치스루가 일어남(42)을 알 수 있다.
도 1e를 참조하면, 인산을 이용한 습식식각 공정과 제1 패드 산화막을 제거하기 위한 산화막습식식각 공정을 진행하여 실리콘 기판(50) 상에 필드산화막(51)을 남기면서 소자분리를 완성시킨다. 이때 상기 버즈 비이크 펀치스루가 존재하기 때문에 셀을 오픈시키기 위해 산화막식각을 과도하게 진행하는데, 그 결과 산화막의 과도식각으로 인해 필드산화막이 아주 작아지게 되는 것을 알 수 있다.
도 2는 폴리실리콘 스페이서의 두께와 버즈 비이크 길이 간의 상관관계를 그래프로 도시한 것이다. 그래프에서 x축은 폴리실리콘 스페이서의 두께를 ㎛단위로 나타낸 것이고, y축은 버즈 비이크의 길이를 ㎛단위로 나타낸 것이다. 이 그래프로부터 알 수 있듯이, 폴리실리콘 스페이서의 두께와 버즈 비이크의 길이는 서로 반비례한다. 또한, 폴리실리콘 스페이서의 두께가 500Å 이하인 경우 버즈 비이크 펀치스루가 심하게 발생하여 소자분리가 거의 이루어질 수 없는 것을 알 수 있다.
도 3은 폴리실리콘 스페이서의 두께가 500Å일 때의 필드산화막의 단면을 보여주는 SEM사진이다. 이로부터 알 수 있듯이, 폴리실리콘 스페이서의 두께가 500Å 정도로 얇아지면 버즈 비이크 펀치스루가 심하게 발생하여 소자분리가 이루어지지 않는다.
폴리실리콘 스페이서의 두께가 얇아지면서 버즈 비이크 펀치스루가 심하게 발생하는 이유는 폴리실리콘 스페이서 자체가 필드 산화막 형성시 산화되어지기 때문이다. 특히 폴리실리콘 스페이서의 두께가 얇아지면 스페이서가 빨리 산화되면서 활성영역 쪽으로 버즈 비이크가 심하게 성장한다.
반도체장치의 고집적화를 달성하려면 소자간 거리가 좁아져야 하므로 스페이서를 얇게 형성해야 한다. 그러나 얇은 폴리실리콘 스페이서는 버즈 비이크 펀치스루의 문제를 야기시킨다. 따라서 폴리실리콘 스페이서를 얇게 형성하기 어려운 점이 현재의 반도체장치의 고집적화에 한계로 된다.
본 발명의 기술적과제는 폴리실리콘 스페이서의 두께를 얇게 형성하면서도 버즈 비이크 펀치스루가 발생하지 않도록 된 반도체장치의 소자분리방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 폴리실리콘 스페이서를 이용한 로코스 소자분리법을 설명하기 위한 단면도들이다.
도 2는 폴리실리콘 스페이서의 두께와 버즈 비이크 길이 간의 상관관계를 그래프로 도시한 것이다.
도 3은 폴리실리콘 스페이서의 두께가 500Å일 때의 필드산화막의 단면을 보여주는 SEM사진이다.
도 4a 내지 도 4e는 본 발명의 방법에 따른 반도체장치 소자분리방법을 설명하기 위한 단면도들이다.
상기 기술적과제를 달성하기 위한 본 발명은, 스페이서를 구성하는 폴리실리콘의 격자에 질소(N)를 치환시킨 구조로 이루어진 '질소로 인-사이튜 도핑된 폴리실리콘 스페이서'를 이용한다. 이러한 본 발명의 폴리실리콘 스페이서는 필드산화막을 형성하는 폴리실리콘보다는 산화율이 작기 때문에 버즈 비이크의 확대를 방지한다.
본 발명에 의하면, 실리콘 기판 상에 제1 패드산화막과 질화막을 순차 적층하는 단계; 사진식각 공정을 이용하여 상기 질화막을 식각함으로써 상기 제1 패드산화막을 노출시키는 단계; 질소가 인-사이튜 도우프된 폴리실리콘층을 형성하고 에치백함으로써 상기 질화막의 측벽에 질소도우프트 폴리실리콘 스페이서를 형성하는 단계; 상기 결과물을 산화시켜 필드산화막을 형성하는 단계; 및 상기 질화막과 제1 패드산화막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법이 제공되어진다.
상기 제1 패드산화막을 노출시키는 단계 이후에는, 상기 노출된 제1 패드산화막을 식각하여 제거하는 단계, 상기 식각으로 드러난 실리콘 기판 상에 제2 패드산화막을 형성하는 단계, 활성영역에 언더컷을 형성하는 단계, 또는 제1 패드산화막 하부의 실리콘 기판을 소정 깊이까지 식각하여 트렌치를 형성하는 단계가 임의로 추가되어질 수 있다.
여기서 상기 제1 패드산화막의 제거는 선택적으로 수행되어진다. 즉 제1 패드산화막을 제거하지 않고 질소도우프트 폴리실리콘 스페이서를 형성할 수도 있다. 또한 상기 트렌치와 상기 언더컷의 형성은 그 순서에 무관하게 되어질 수 있다. 나아가 상기 트렌치와 언더컷의 형성은 선택적으로 수행되어질 수 있다. 즉, 상기 트렌치나 언더컷을 형성하지 않고 질소도우프트 폴리실리콘 스페이서를 형성할 수도 있다.
이하 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 4a 내지 도 4e는 본 발명의 방법에 따른 반도체장치 소자분리방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 실리콘 기판(60)에 제1 패드산화막(61)과 질화막(62)을 적층한 후 사진식각공정으로 활성영역을 정의한다.
도 4b를 참조하면, 제1 패드산화막(71)에 등방성 식각을 행하여 질화막(72)의 하부에 언더컷(73)을 형성한다. 이어 제1 패드산화막 하부의 실리콘 기판(70)의 노출된 부분을 일정 깊이로 식각하여 트렌치를 형성한다. 이때 트렌치의 깊이는 1000Å 이하로 하는 것이 바람직하다. 트렌치의 깊이가 너무 깊으면 버즈 비이크 펀치스루가 쉽게 발생하며 활성영역과 필드영역 간의 단차가 커진다. 상기 언더컷(73)의 형성방법에 있어서, 위와는 달리 제1 패드산화막을 먼저 이방성식각으로 제거하고 트렌치를 형성한 뒤 산화막의 등방성식각을 수행하여도 언더컷이 얻어진다.
도 4c를 참조하면, 상기 트렌치가 형성된 실리콘 기판(80)의 표면에 제2 패드산화막(83)을 형성한 후, 질소가 도핑된 폴리실리콘층을 증착하고 이방성식각을 수행하여 질소도우프트(Nitrogen-doped) 폴리실리콘 스페이서(84)를 형성한다. 질소도우프트 폴리실리콘 스페이서는 질화막(82) 하부에 형성된 제1 패드산화막(81)의 언더컷 부분을 채운다. 이렇게 언더컷에 채워진 질소도우프트 폴리실리콘은 후속하는 공정에서 버즈 비이크의 확장을 억제하는 중요한 작용을 한다.
질소의 인-사이튜 도핑은 Si2H6개스 시스템으로 500℃에서 수행되어진다. 이 때 질소의 농도는, 질소도우프트 폴리실리콘의 산화율이 폴리실리콘의 산화율보다 약 1/4 내지 3/4 정도 감소되도록 하는 수준에서 결정되어진다. 질소도우프트 폴리실리콘층의 증착방법은 통상의 LPCVD법 등으로 수행되어질 수 있다.
도 4d를 참조하면, 산화공정을 수행하여 필드산화막(93)을 형성한다. 이때 필드산화막의 단면을 보면 질화막(92) 하부와 실리콘 기판(90)의 상부의 제1 패드산화막(91)부분에서 버즈 비이크 펀치스루가 발생하지 않은 것을 알 수 있다. 이는 질소도우프트 폴리실리콘 스페이서의 산화율이 낮기 때문에 스페이서가 늦게 산화되는 것에 기인한다.
도 4e를 참조하면, 인산을 이용한 습식식각공정과 제1패드산화막을 제거하기 위한 산화막 습식식각공정을 진행하여 소자분리를 완성시킨다. 구체적으로 실리콘 기판(100)에 소자를 분리시키는 필드산화막(101)이 형성되어진다.
본 발명이 비록 상기 실시예와 도면을 통하여 설명되어졌지만, 이는 본 발명을 한정적인 것으로 해석되어지게 하기 위한 것이 아니다. 당 업계에서 평균적 지식을 가진 자라면 본 발명을 다양하게 변형할 수 있을 것이다. 예컨데 본 발명이 풀리 리세스드 로코스 뿐만 아니라 세미 리세스드 로코스에도 적용되어질 수 있음은 명백하다.
상기한 바와 같이, 본 발명의 방법에 의하면 스페이서가 늦게 산화되어짐으로써 버즈 비이크 펀치스루의 발생이 억제되는 장점이 있다.

Claims (8)

  1. 실리콘 기판 상에 제1 패드산화막과 질화막을 순차 적층하는 단계;
    사진식각 공정을 이용하여 상기 질화막을 식각함으로써 상기 제1 패드산화막을 노출시키는 단계;
    질소가 인-사이튜 도우프된 폴리실리콘층을 형성하고 이를 에치백함으로써 상기 질화막의 측벽에 질소도우프트 폴리실리콘 스페이서를 형성하는 단계;
    상기 결과물을 산화시켜 필드산화막을 형성하는 단계; 및
    상기 질화막과 제1 패드산화막을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  2. 제1항에 있어서, 상기 제1 패드산화막을 노출시키는 단계 이후에, 노출된 제1 패드산화막을 식각하여 제거하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  3. 제2항에 있어서, 상기 노출된 제1 패드산화막을 식각하여 제거하는 단계 이후에, 활성영역에 언더컷을 형성하는 단계; 및
    상기 노출된 제1 패드산화막이 식각되면서 드러난 실리콘 기판 상에 제2 패드산화막을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  4. 제2항에 있어서, 상기 제1 패드산화막을 식각하여 제거하는 단계 이후에, 노출된 실리콘 기판을 식각하여 소정 깊이의 트렌치를 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  5. 제4항에 있어서, 상기 트렌치를 형성하는 단계 이후에, 산화막 등방성식각을 수행하여 활성영역에 언더컷을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  6. 제4항에 있어서, 상기 트렌치를 형성하는 단계 이전에, 산화막 등방성식각을 수행하여 활성영역에 언더컷을 형성하는 단계를 추가로 포함하여 구성된 것을 특징으로 하는 반도체장치의 소자분리방법.
  7. 제4항에 있어서, 상기 트렌치의 깊이를 1000Å 이하로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
  8. 제1항에 있어서, 상기 필드산화막을 형성하는 단계에서, 상기 질소가 인-사이튜 도우프된 폴리실리콘의 산화율이 도우프되지 않은 폴리실리콘의 산화율에 비해 약 1/4 내지 3/4 정도인 것을 특징으로 하는 반도체장치의 소자분리방법.
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