KR100190053B1 - 반도체장치의 소자분리방법 - Google Patents
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Abstract
신규한 반도체 장치의 소자분리방법이 개시되어 있다. 실리콘기판상에 산화막 및 제1질화막을 차례로 형성한 후, 이를 사진식각공정으로 패터닝하여 액티브영역 및 필드영역을 정의한다. 상기 결과물 상에 제2산화막을 형성한 후, 폴리실리콘을 증착하고 이를 이방성 식각하여 폴리실리콘 스페이서를 형성한다. 상기 결과물 상에 제2질화막을 형성한 후, 상기 제1 질화막, 폴리실리콘 스페이서 및 제2질화막을 산화방지마스크로 이용하여 제1산화공전을 실시함으로써 제1필드산화막을 형성한다. 상기 제2질화막을 제거한 후, 상기 제1질화막을 산화방지마스크를 이용하여 제2산화공정을 실시함으로써 제2필드산화막을 형성한다. 버즈비크를 억제하면서 소자분리영역의 가장자리가 파이는 현상을 제거할 수 있다.
Description
제1a도 및 제1b는 종래의 질화막 스페이서를 이용한 LOCOS 소자 분리 방법에 있어서, 필드산화 공정 직후의 소자 분리영역의 프로 파일을 나타내는 단면도 및 SEM 사진.
제2a도 및 제2b도는 종래의 질화막 스페이서를 이용한 LOCOS 소자분리방법에 있어서, 소자 분리영역의 최종 프로파일을 나타내는 단면도 및 SEM 사진.
제3a도 내지 제3h도는 본 발명에 의한 반도체장치의 소자분리바법을 설명하기위한 단면도들.
제4도는 산화막과 폴리실리콘막 상에 각각 증착되는 질화막의 두께를 비교한 그래프.
제5는 산화막, 폴리실리콘막 및 맨 웨이퍼 상에 질화막을 증착한 후, 필드산화공정을 진행하여 각각의 조건에 따른 필드산화막의 두께를 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 제1산화막
14 : 제1질화막 15 : 질화막 스페이서
16 : 제2산화막 18 : 폴리실리콘
20 : 제2질화막 22, 24 : 필드산화막
본 발명은 반도체장치의 소자분리방법에 관한 것으로, 특히 버즈비크(bird's beak)를 억제하면서 소자분리영역의 가장자리가 파이지 않는 반도체 장치의 소자분리방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상에 형성된 트랜지스터, 다이오드 및 저항 등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리영역의 형성은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 크기 및 후속 단계의 공정마진을 좌우하게 된다. 소자 분리방법은 크게, 실리콘의 부분산화법(Local Oxidation of Silicon 이하 LOCOS라 한다.)과 트랜치 소자분리방법으로 나눌 수 있다. 상기 LOCOS 소자분리방법은 실리콘 기판 상에 패드산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘기판을 선택적으로 산화시켜 소자 분리막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리 방법에 의하면, 실리콘기판의 선택산화시 마스크로 사용되는 질화막 하부에서 패드산화막의 측면으로 산소가 침투하면서 소자분리막의 끝부분에 버즈비크(bird's beak)가 발생하게 된다. 이러한 버즈비크에 의해 소자분자막이 버즈비크의 길이만큼 활성영역으로 확장되기 때문에, 채널길이가 짧아짐에 따라 문턱전압(threshold voltage)이 증가하는 협채널 효과(narrow channel effect)가 유발되어 트랜지스터의 전기적 특성을 약화시킨다. 이러한 LOCOS 소자분리방법의 대안책으로서 제기된 트렌치 소자분리방법은 버즈비크 펀치쓰루우(bird's beak punchthrough)가 발생하지 않는 반면, 공정이 복잡하고 제조단가가 비싸다는 문제점을 갖고 있다.
이에 따라, LOCOS 소자 분리 방법을 이용하면서도 버즈비크가 발생하지 않도록 질화막 스페이서를 이용한 소자분리방법이 제시되었는데, 이를 제1a-b도 및 제2a-b도를 참조하여 설명하겠다.
제1a도 및 제1b도는 종래의 질화막 스페이서를 이용한 LOCOS 소자분리방법에 있어서, 필드산화공정 직후의 소자분리영역의 프로파일을 나타내는 단면도 및 SEM(Scanning Electron Microscope) 사진이고, 제 2a도 및 제2b도는 상기 소자분리영역의 최종 프로파일을 나타내는 단면도 및 SEM 사진이다. 여기서, 상기 소자분리영역은 0.58μm 피치(pitch)의 메모리셀에서 형성된 것을 나타낸다.
제1a-b도 및 제2a-b도를 참조하면, 실리콘기판(10) 상에 제1패드산화막(11) 및 제1질화막(13)을 적층하고 이를 사진식각공정으로 패터닝하여 소자분리영역이 형성될 부위를 노출시킨다. 이어서, 상기 실리콘기판(10)을 적당한 깊이로 리세스(recess)시킨 후, 제2패드산화막(도시되지 않음)을 성장시킨다. 이어서, 상기 결과물상에 제2 질화막을 증착한 후 이를 에치백하여 상기 리세스된 부위의 측벽에 질화막 스페이서(15)를 형성한다. 이어서, 상기 제1질화막(13)과 질화막 스페이서(15)를 산화방지마스크로 이용하여 필드산화공정을 진행함으로써, 필드산화막(24)을 형성한다.
상술한 종래의 질화막 스페이서를 이용한 LOCOS 소자분리방법에 의하면, 아주 작은 소자에서도 버즈비크 펀치쓰루우가 발생하지 않는다. 일반적으로, 실리콘기판을 리세스하여 필드산화공정을 진행하면 버즈비크가 크게 성장하나, 실리콘기판을 리세스하여 질화막 스페이서를 형성하는 경우는 상기 기판을 깊게 리세스할수록 버즈비크를 억제하는 능력이 커진다. 그러나, 소자분리영역의 가장자리가 움푹 파이는 문제가 발생한다(제2a도 및 제2b도 참조).이러한 문제는 질화막과 스페이서를 스트립(strip)할 때 이미 발생하게 되고, 패드 산화막과 희생산화막을 제거하는 후속 공정을 거치면서 더욱 심화된다. 이처럼 소자분리영역의 가장자리가 움푹 파이게 되면, 트랜지스터의 특성 및 게이트절연막의 특성이 나빠지게 된다.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점을 해결하기 위한 것으로 버즈비크의 생성을 억제하면서 소자분리영역의 가장자리가 파이지 않는 반도체장치의 소자분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 산화막 및 제1질화막을 차례로 형성하는 단계, 사진식각 공정으로 상기 제1질화막 및 산화막을 패터닝하여 액티브영역 및 필드영역을 정의한는 단계, 상기 결과물 상에 제2산화막을 형성하는 단계, 상기 제2산화막이 형성된 결과물 상에 폴리실리콘을 증착하고 이를 이방성 식각하여 폴리실리콘 스페이서를 형성하는 단계, 상기 폴리실리콘 스페이서가 형성된 결과물 상에 제2질화막을 형성하는 단계, 상기 제1질화막, 폴리실리콘 스페이서 및 제2질화막을 산화방지마스크로 이용하여 제1산화공정을 실시함으로써 제1필드산화막을 형성하는 단계,상기 제2질화막을 제거하는 단계, 상기 제1질화막을 산화방지마스크로 이용하여 제2 산화공정을 실시함으로써 제2필드산화막을 형성하는 단계 및 상기 제1질화막 및 제1산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2산화막을 형성하는 단계 전에, 상기 필드영역의 실리콘기판을 리세스하는 단계를 더 구비한다.
상기 제2산화공정은 상기 폴리실리콘 스페이서가 완전히 산화될 때까지 진행하는 것이 바람직하다.
상기 제2질화막을 증착하는 장비는 로드 록 시스템을 갖춘 장비인 것이 바람직하다.
상기 폴리실리콘 스페이서 대신에 비정질실리콘이나 단결정실리콘을 사용할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제3a도 내지 제3h도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 단면도이다.
제3a도는 제1산화막(12) 및 제1질화막(14)을 형성하는 단계를 도시한다. 실리콘기판(10)상에 제1산화막(12) 및 제1질화막(14)을 차례로 형성한 후, 사진식각공정으로 상기 제1질화막(14) 및 제1산화막(12)을 패터닝하여 액티브영역 및 필드영역을 정의한다.
제3b도는 상기 패터닝된 제1화막(14)을 식각마스크로 이용하여, 상기 필드영역의 실리콘기판(10)을 소정깊이, 예컨대 400Å∼1000Å정도로 리세스시키는 단계를 도시한다. 이때, 상기 실리콘기판(10)을 리세스시키기 위한 식각마스크로 포토레지스트 사용하여도 무방하다. 즉, 상기 제3a도의 액티브영역을 정의하기 위한 사진식각공정 후 포토레지스트를 제거하지 않은 상태에서 실리콘기판(10)을 리세스시킨다.
제3c는 제2산화막(16) 및 폴리실리콘 스페이서(18)를 형성하는 단계를 도시한다. 상기 필드영역의 실리콘기판(10)이 리세스된 결과물 상에 제2산화막(16)을 성장시킨다. 이어서, 상기 결과물 상에 폴리실리콘을 증착한 후 이를 이방성 시각하여 폴리실리콘 스페이서(18)를 형성한다.
제3d도는 상기 폴리실리콘 스페이서(18)가 형성된 결과물 상에 제2질화막(20)을 얇게 형성하는 단계를 도시한다. 이때, 상기 폴리실리콘 스페이서(18) 상에 증착되는 제2질화막(20)의 두께가 상기 제2산화막(16)상에 증착되는 제2질화막(20)의 두께보다 두껍게 증착된다. 이는 산화막과 폴리실리콘막 상에 각각 증착되는 질화막의 두께를 비교한 제4도의 그래프를 통해 알 수 있다. 제4도에서, (a)는 폴리실리콘막 상에 증착되는 질화막의 두께를, (b)는 산화막 상에 증착되는 질화막의 두께를 각각 나타낸다. 여기서, 상기 제2질화막(20)을 증착하는 장비는 로드 록 시스템(load lock system)을 갖추어야만 웨이퍼가 로딩하는 동안, 폴리실리콘 스페이서(18)와 제1질화막(14) 상에 자연산화막이 성장하는 것을 억제할 수 있기 때문이다.
제3e도는 상기 제2질화막(20)을 산화방지마스크로 이용하여 제1필드산화공정을 실시함으로써 제1필드산화막(22a)을 형성하는 단계를 도시한다. 이때, 상기 폴리실리콘 스페이서(18)상에는 제2질화막(20)이 두껍게 증착되어 있어 상기 제1필드산화공정시 폴리실리콘 스페이서(18)가 산화되지 않으나, 상기 제2 산화막(16) 상에는 제2질화막(20)이 얇게 증착되어 있어 그 부위의 기판, 즉 필드영역만이 산화된다. 이는 산화막, 폴리실리콘막 및 맨 웨이퍼(bare wafer) 상에 질화막을 30∼65Å의 두께까지 증착시킨 후, 상기 세가지 조건에서의 필드산화막의 성장두께르 비교한 제5도의 그래프를 통해 알 수 있다. 제5도의 그래프는 맨 웨이퍼와 5000Å 두께의 폴리실리콘막, 그리고 60Å 두께의 산화막 상에 질화막을 30∼65Å의 두께까지 증착시킨 후, 3500Å 두께로 필드산화막을 성장시키기위한 산화공정을 진행한 후의 산화막 두께를 나타낸 것이다. 상기 그래프 X축의 질화막 두께는 질화막의 증착시 모니터링 웨이퍼의 두께를 나타낸다. 제5도를 참조하면, 산화막 위에 질화막을 증착한 후 필드산화를 진행한 경우(c)가 맨 웨이퍼(e) 및 폴리실리콘막(d)상에 질화막을 증착한 후 필드산화를 진행한 경우보다 산화막이 두껍게 성장함을 알 수 있다. 이는 제4도에서 설명했듯이, 산화막이 두껍게 성장함을 알 수 있다. 이는 제4도에서 설명했듯이, 산화막이 두껍게 성장함을 알 수 있다. 이는 제4도에서 설명했듯이, 산화막 상에는 질화막이 얇게 적층되어 있어 필드산화막이 두껍게 성장한 것이고, 맨 웨이퍼 및 폴리실리콘 상에는 질화막이 두껍게 적층되어 있어 필드산화막이 적게 성장하기 때문이다.
제3f도는 상기 제2질화막(20)을 제거하는 단계를 도시한다.
제3g도는 상기 제1질화막(14)을 산화방지마스크로 이용하여 제2필드산화공정을 실시함으로써 제2필드산화막(22b)을 형성하는 단계를 도시한다. 이때, 상기 제2필드산화공정은 상기 폴리실리콘 스페이서(18)가 완전히 산화되고 상기 액티브영역으로 버즈비크 펀치쓰루우가 발생하지 않을 정도로 진행하는 것이 바람직하다.
제3h도는 상기 액티브영역 상에 적층된 막들, 즉 제1질화막(14) 및 제1산화막(12)을 제거함으로써, 소자분리영역(22)을 완성하는 단계를 도시한다.
본 발명의 바람직한 다른 실시예에 의하면, 제1질화막과 제1산화막을 패터닝하여 액티브영역과 필드영역을 정의한 후, 상기 필드 영역의 실리콘기판을 리세스시키지 않고 곧바로 결과물 상에 제2산화막을 형성한다. 이후의 공정은 상술한 제3c도 내지 제3h도의 공정과 동일하게 진행한다.
본 발명에서는 폴리실리콘 스페이서를 형성한 후 그 위에 얇은 제2질화막을 형성하기 때문에, 상기 폴리실리콘 스페이서의 두께를 감소시킬 수 있다. 필드영역이 넓은 영역, 예컨대 주변회로 영역에서는 필드산화막이 두껍게 성장되지만, 메모리셀 영역과 같이 필드영역이 좁은 영역에서는 산화 공정시의 스트레스에 의해 필드 산화막이 얇게 성장되어 소자분리 특성이 불량해질 수 있다. 따라서, 본 발명에서는 제2질화막으로 버트비크의 생성을 억제하면서 폴리실리콘 스페이서의 두께를 얇게 형성할 수 있어, 그만큼 필드산화막이 얇아지는 효과(thinning effect)가 줄어 들게 된다.
상술한 바와 같이 본 발명에 의한 반도체장치의 소자분리방법에 의하면, 폴리실리콘 스페이서와 그 위에 증착되는 얇은 질화막을 이용하여 제1필드산화공정을 진행함으로써 버즈비크를 억제하고, 상기 얇은 질화막을 제거한 후 제2필드산화공정을 진행함으로써 소리분리영역의 가장자리가 움푹 파이는 현상을 제거할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (5)
- 실리콘기판 상에 산화막 및 제1질화막을 차례로 형성하는 단계, 사진식각 공정으로 상기 제1질화막 및 산화막을 패터닝하여 액티브영역 및 필드 영역을 정의하는 단계, 상기 결과물 상에 제2산화막을 형성하는 단계, 상기 제2산화막이 형성된 결과물 상에 폴리실리콘을 증착하고 이를 이방성 식각하여 폴리실리콘 스페이서를 형성하는 단계, 상기 폴리실리콘 스페이서가 형성된 결과물 상에 제2질화막을 형성하는 단계, 상기 제1질화막, 폴리실리콘 스페이서 및 제2질화막을 산화방지마스크로 이용하여 제1산화공정을 실시함으로써 제1필드산화막을 형성하는 단계, 상기 제1질화막을 산화방지마스크로 이용하여 제2산화공정을 실시함으로써 제2필드산화막을 형성하는 단계, 상기 제1질화막 및 제1산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제2산화막을 형성하는 단계 전에, 상기 필드영역의 실리콘기판을 리세스하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
- 제1항에 있어서, 상기 제2산화공정은 상기 폴리실리콘 스페이서가 완전히 산화될 때까지 진행하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제2질화막을 증착하는 장비는 로드 록 시스템을 갖춘 장비인 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 폴리실리콘 스페이서 대신에 비정질실리콘이나 단결정실리콘을 사용하는 것을 특징으로 하는 반도체장치의 소자분리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960025223A KR100190053B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체장치의 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| KR980006076A KR980006076A (ko) | 1998-03-30 |
| KR100190053B1 true KR100190053B1 (ko) | 1999-06-01 |
Family
ID=19464364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960025223A KR100190053B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체장치의 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190053B1 (ko) |
-
1996
- 1996-06-28 KR KR1019960025223A patent/KR100190053B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR980006076A (ko) | 1998-03-30 |
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