KR0175035B1 - 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성방법 - Google Patents

이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 나이트라이드막 스페이서가 측벽에 형성되는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법에 관한 것으로, 본 발명은 소자간 절연분리 막인 필드 산화막을 형성한 후, 게이트 산화막을 성장시킨 다음, 폴리실리콘막을 형성하고, 이온을 주입하여 상기 폴리실리콘막을 도핑하는 제1단계와, 도핑된 상기 폴리실리콘막 상의 산화막을 제거하고 금속실리사이드막을 형성한 후, 절연막을 얇게 증착한 다음 포토레지스트를 도포하여 마스크를 이용한 인싸이투로 이방성 건식 식각함으로써 원하는 영역을 형성하는 제2단계와, 나이트라이드막을 전면에 형성하고 이방성 건식 식각하여 게이트라인이 상기 나이트라이드막으로 인해 캐핑되도록 측벽에 제1스페이서를 형성하는 제3단계 및 화학증착법에 의하여 산화막을 증착하고 이방성 건식 식각하여 상기 제1스페이서가 상기 산화막에 의해 감싸이도록 제2스페이서를 형성하는 제4단계로 이루어지기 때문에 금속실리사이드막의 리프팅이나 폴리실리콘막의 소모를 방지하는 이점이 있다.

Description

이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법
제1도 (a) 내지 (h)는 종래의 금속실리사이드 게이트 전극 형성 방법을 단계별로 도시한 도면이다.
제2도 (a) 내지 (h)는 본 발명의 실시예에 의한 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드 산화막 3 : 폴리실리콘막
5 : 금속실리사이드막 6 : 절연막
7 : 포토레지스트 8 : 나이트라이드막
9 : 제1스페이서 10 : 산화막
11 : 제2스페이서 20 : 웰
본 발명은 반도체 소자의 제조 방법중 금속실리사이드를 사용한 게이트 전극 형성 방법에 관한 것으로, 특히 나이트라이드막 스페이서가 측벽에 형성되어 막질간 스트레스의 차이를 줄이고 리프팅을 줄이며 국부적인 폴리실리콘막의 소모를 방지하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법에 관한 것이다.
제1도 (a) 내지 (h)에 종래의 금속실리사이드 게이트 전극 형성 방법을 단계별로 도시하였다. 제1도 (a) 내지 (h)를 참조하면, 종래의 금속실리사이드 게이트 전극 형성 방법은 (a)에서 반도체 기판의 웰(20)상에 절연분리막인 필드 산화막(1)을 형성하고, 액티브 영역 상에 게이트 산화막(2)을 형성한다. (b)에서 전면에 폴리실리콘막(3)을 형성하고, (c)에서 이온(4) 주입이나 POCl3등을 이용하여 상기 폴리실리콘막(3)을 도핑한다. (d)에서 도핑된 상기 폴리실리콘막(3) 상의 산화막(미도시)을 제거한 다음, 텅스텐실리사이드(WSix) 등의 내열성 금속인 금속실리사이드막(5)을 형성한다. (e)에서 포토레지스트(7)를 도포하고 (f)에서 마스크를 이용하여 원하는 영역을 인싸이투(in-situ)로 이방성 건식식각한다. (g)에서 전면에 산화막(10)을 증착하고, (h)에서 이방성 건식식각하여 측벽에 스페이서(12)를 형성한 후, 소스와 드레인 영역에 이온주입용 버퍼 산화막을 성장시킨 다음 금속실리사이드의 씬터링(소결)을 위하여 후속 열처리를 진행하여 금속실리사이드 게이트 전극을 완성한다.
하지만, 상기한 종래의 금속실리사이드 게이트 전극 형성 방법에서 게이트 전극을 형성하기 위하여 금속실리사이드막(5)과 폴리실리콘막(3)을 인싸이투(in-situ)로 이방성식각할 때, 막질간 식각선택비의 차이와 식각조건의 불량으로 금속실리사이드막(5)과 폴리실리콘막(3) 사이가 언더커트가 되거나 네가티브 프로파일이 쉽게 발생하게 되며, 씬터링과 산화막 성장 열처리 공정에서 측벽의 스페이서(12)가 충분하지 못하여, 게이트라인 주변 부위부터 산화막이 먼저 성장하게 되고, 막질간 스트레스 차이로 인하여 금속실리사이드막의 리프팅이나 폴리실리콘막이 소모되는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 나이트라이드막 스페이서가 측벽에 형성되어 막질간 스트레스의 차이를 줄이고 리프팅을 줄이며, 국부적인 폴리실리콘막의 소모를 방지하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 제조 방법중 금속실리사이드를 사용한 게이트 전극 형성 방법에 있어서, 소자간 절연분리막인 필드 산화막을 형성한 후, 게이트 산화막을 성장시킨 다음, 폴리실리콘막을 형성하고, 이온을 주입하여 상기 폴리실리콘막을 도핑하는 제1단계; 도핑된 상기 폴리실리콘막 상의 산화막을 제거하고 금속실리사이드막을 형성한 후, 절연막을 얇게 증착한 다음, 포토레지스트를 도포하여 마스크를 이용한 인싸이투로 이방성 건식 식각함으로써 원하는 영역을 형성하는 제2단계; 나이트라이드막을 전면에 형성하고 이방성 건식 식각하여 게이트라인이 상기 나이트라이드막으로 인해 캐핑되도록 측벽에 제1스페이서를 형성하는 제3단계; 및 화학증착법에 의하여 산화막을 증착하고 이방성 건식 식각하여 상기 제1스페이서가 상기 산화막에 의해 감싸이도록 제2스페이서를 형성하고, 소스와 드레인 영역의 이온주입용 버퍼 산화막 성장과 상기 금속실리사이드막의 씬터링을 목적으로 하는 후속 열처리를 진행하는 제4단계로 이루어지는 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법을 제공한다.
상기 제1단계에서 상기 폴리실리콘을 도핑할 때 POCl3를 이용하는 것이 바람직하다.
또한, 상기 제2단계에서 상기 금속실리사이드막 상의 상기 절연막이 나이트라이드막인 것이 바람직하다.
또한, 상기 제2단계에서 상기 금속실리사이드막 상의 상기 절연막이 산화막인 것이 바람직하다.
또한, 상기 제2단계에서 상기 절연막이 화학증착법에 의하여 증착된 후, 상기 제3단계에서 이방성 건식식각될 때 완전히 제거되어 식각후 상기 금속실리사이드가 노출되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법을 설명하기로 한다.
제2도 (a) 내지 (h)에 본 발명의 실시예에 의한 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법을 단계별로 도시하였다. 제2도 (a) 내지 (h)를 참조하면, 본 발명 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법은, 제2도 (a)에서 우선, 제1도 (a) 내지 (d)에서와 같은 방법으로, 웰(20) 상에 소자간 절연분리막인 필드 산화막(1)을 형성한 후, 게이트 산화막(2)을 성장시킨 다음, 폴리실리콘막(3)을 형성하고 이온(4) 주입 이나 POCl3등을 이용하여 상기 폴리실리콘막(3)을 도핑한 후, 도핑된 상기 폴리실리콘막(3) 상의 산화막을 제거한 다음 금속실리사이드막(5)을 형성한다. (b)에서 나이트라이드나 산화막등의 절연막(6)을 얇게 형성한 다음, (c)에서 포토레지스트(7)를 도포하고, (d)에서 마스크를 이용한 인싸이투로 이방성 건식 식각함으로써 원하는 영역을 형성한다. (e)에서 나이트라이드막(8)을 전면에 형성하고, (f)에서 이방성 건식 식각하여 게이트라인이 상기 나이트라이드막(8)으로 인해 캐핑되도록 측벽에 제1스페이서 (9)를 형성한다. 이 때, 이방성 식각시 절연막(6)이 완전히 제거되도록 한다.
(g)에서 화학증착법에 의하여 산화막(10)을 증착하고, (h)에서 이방성 건식 식각하여 상기 제1스페이서(9)가 상기 산화막(10)에 의해 감싸이도록 제2스페이서(11)를 형성하고, 소스와 드레인 영역의 이온주입용 버퍼 산화막 성장과 상기 금속실리사이드막(5)의 씬터링을 목적으로 하는 후속 열처리를 진행하여 금속실리사이드 게이트 전극을 완성한다.
상술한 바와 같이, 본 발명은 나이트라이드막이 측벽에 스페이서로 형성되어 있기 때문에, 금속실리사이드 게이트 전극 형성을 위하여 금속실리사이드막과 폴리실리콘막 사이가 언더커트나 네가티브 프로파일이 발생되더라도 이를 감싸주며, 막질간 스트레스 차이도 억제하고, 씬터링과 산화막성장 열처리공정에서 스페이서가 충분하여 게이트라인 주변 부위부터의 산화막 성장을 방지함으로써 금속실리사이드막의 리프팅이나 폴리실리콘막의 소모를 방지하는 이점이 있다.

Claims (5)

  1. 반도체 소자의 제조 방법중 금속실리사이드를 사용한 게이트 전극 형성 방법에 있어서, 소자간 절연분리막인 필드 산화막을 형성한 후, 게이트 산화막을 성장시킨 다음, 폴리실리콘막을 형성하고, 이온을 주입하여 상기 폴리실리콘막을 도핑하는 제1단계; 도핑된 상기 폴리실리콘막 상의 산화막을 제거하고 금속실리사이드막을 형성한 후, 절연막을 얇게 증착한 다음, 포토레지스트를 도포하여 마스크를 이용한 인싸이투로 이방성 건식 식각함으로써 원하는 영역을 형성하는 제2단계; 나이트라이드막을 전면에 형성하고 이방성 건식 식각하여 게이트라인이 상기 나이트라이드막으로 인해 캐핑되도록 측벽에 제1스페이서를 형성하는 제3단계; 및 화학증착법에 의하여 산화막을 증착하고 이방성 건식 식각하여 상기 제1스페이서가 상기 산화막에 의해 감싸이도록 제2스페이서를 형성하고, 소스와 드레인 영역의 이온주입용 버퍼 산화막 성장과 상기 금속실리사이드막의 씬터링을 목적으로 하는 후속 열처리를 진행하는 제4단계로 이루어지는 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 제1단계에서 상기 폴리실리콘을 도핑할 때 POCl3를 이용하는 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 제2단계에서 상기 금속실리사이드막 상의 상기 절연막이 나이트라이드막인 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 제2단계에서 상기 금속실리사이드막 상의 상기 절연막이 산화막인 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법.
  5. 제1항에 있어서, 상기 제2단계에서 상기 절연막이 화학증착법에 의하여 증착된 후, 상기 제3단계에서 이방성 건식식각될 때 완전히 제거되어 식각후 상기 금속실리사이드가 노출되는 것을 특징으로 하는 이중막 스페이서를 이용한 금속실리사이드 게이트 전극 형성 방법.
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