JP2841315B2 - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Ｍｏｓ電界効果トランジスタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ(Metal Oxi
de Semiconductor) 電界効果トランジスタ（以下、「Ｍ
ＯＳＦＥＴ」と記す）の製造方法に係るもので、詳しく
は、チャンネル領域による低濃度イオン注入領域(light
ly doped drain：以下、「ＬＤＤ領域」と記す）のドー
ピング補償(compensation)現象を防止し、ゲートとドレ
イン間のキャパシタンスを低減し得るＭＯＳＦＥＴの製
造方法に関する。
【０００２】
【従来の技術】従来、一般に用いられている逆−Ｔ型(r
everse-T) ゲートを有したＭＯＳＦＥＴの製造方法を、
図５及び図６の（Ａ）〜（Ｆ）の工程図に基づいて説明
する。先ず、図５（Ａ）に示しように、ｐ型シリコン基
板１上にゲート絶縁膜２と電導性膜３、例えば多結晶シ
リコン膜とを順次蒸着し、その上に酸化膜４及び感光膜
を順次蒸着し、写真食刻方法を用いて該感光膜を食刻
し、所定形状の感光膜５を形成した後、該感光膜５をマ
スクとして酸化膜４を食刻処理をする。
【０００３】次いで、図５（Ｂ）に示すように、感光膜
５を除去し、所定形状に形成された酸化膜４をマスクと
して電導性膜３の上面の一部を食刻し、酸化膜４の成層
部位が他の部位に比べて厚い電導性膜３を形成する。次
いで、図５（Ｃ）に示すように、酸化膜４をマスクとし
て電導性膜３内に低濃度のｎ型不純物、例えば燐をイオ
ン注入し、ｐ型シリコン基板１内部にｎ- ＬＤＤ領域６
を電導性膜３の自己整合(self-align)により形成する。
【０００４】次いで、図６（Ｄ）に示すように、酸化膜
４を除去し、電導性膜３上に酸化膜を蒸着した後、該酸
化膜をエッチバックして酸化膜の側壁スペーサ７を形成
する。次いで、図６（Ｅ）に示すように、側壁スペーサ
７をマスクとしてゲート絶縁膜２の表面の所定部位が露
出するように電導性膜３の食刻を行う。
【０００５】次いで、図６（Ｆ）に示すように、側壁ス
ペーサ７及び電導性膜３をマスクとして表面が露出した
部位のゲート絶縁膜２内に高濃度のｎ型不純物をイオン
注入し、ｎ- ＬＤＤ領域６内にｎ+ ソース／ドレイン領
域８を形成する。これで、逆−Ｔ型形態のゲート電極を
有するＭＯＳＦＥＴの製造が終了する。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来のＭＯＳＦＥＴの製造方法においては、パターニング
された酸化膜をマスクとして電導性膜３を一部だけ食刻
するとき、その食刻量の調節が難しく、煩雑である。ま
た、ｎ- ＬＤＤ領域のドーピング濃度がチャンネル領域
の濃度よりも低いため、素子がサブ−ミクロン(sub mic
ron)化した場合には、特に、チャンネル領域がｎ- ＬＤ
Ｄ領域６に影響を及ぼすという不都合な点があった。
【０００７】さらに、チャンネル長さが写真食刻技術に
より左右されるため、短いチャンネル(short channel)
を必要とする素子の製造に適用することが難しく、ゲー
ト−ドレイン間のオーバーラップ(over lap)領域が大き
くなって、ゲートとドレイン間のオーバーラップキャパ
シタンス(capacitance) が大きくなるという不都合な点
があった。
【０００８】本発明はこのような従来の課題に鑑みてな
されたもので、チャンネル領域によるＬＤＤ領域のドー
ピング補償現象を防止し、短いチャンネルを必要とする
高集積化のときでも、ゲートとドレイン間のオーバーラ
ップキャパシタンスを減少し得るＭＯＳＦＥＴの製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】このため、請求項１の発
明にかかるＭＯＳＦＥＴの製造方法は、基板上に該基板
の表面のゲート電極形成領域が露出するように中間生成
膜を形成する中間生成膜形成工程と、該基板上の表面露
出部位にゲート絶縁膜を形成するゲート絶縁膜形成工程
と、これらの中間生成膜及びゲート絶縁膜上に第１電導
性膜を蒸着により形成する第１電導性膜形成工程と、前
記第１電導性膜側面に側壁スペーサを形成する側壁スペ
ーサ形成工程と、該側壁スペーサをマスクとしてゲート
絶縁膜上に不純物をイオン注入し、チャンネル領域を形
成するチャンネル領域形成工程と、これらの側壁スペー
サ間全てが埋められるように前記第１電導性膜上に第２
電導性膜を形成し、その後、第１電導性膜及び第２電導
性膜をエッチバック(etch-back) する第２電導性膜形成
工程と、前記側壁スペーサを除去し、該側壁スペーサが
除去された部分の基板内に、ドーピング濃度をチャンネ
ル領域よりも低くして不純物をイオン注入し、低濃度イ
オン注入領域を形成する低濃度イオン注入領域形成工程
と、前記中間生成膜と同じ高さとなるように第１電導性
膜及び第２電導性膜上に絶縁膜を形成する絶縁膜形成工
程と、前記中間生成膜を除去する中間生成膜除去工程
と、該中間生成膜が除去された領域に不純物をイオン注
入して基板内にソース／ドレイン領域を形成するソース
／ドレイン領域形成工程と、を順次行う方法である。
【００１０】かかる方法によれば、中間生成膜形成工程
において、基板上に、ゲート電極形成領域が露出するよ
うに中間生成膜が形成され、ゲート絶縁膜形成工程にお
いて、食刻よりも厚さの調節が容易な蒸着により、この
基板上の表面露出部位にゲート絶縁膜が形成される。第
１電導性膜形成工程では、これらの中間生成膜及びゲー
ト絶縁膜上に第１電導性膜が形成され、側壁スペーサ形
成工程では、この第１電導性膜側面に側壁スペーサが形
成され、チャンネル領域形成工程では、側壁スペーサを
マスクとしてゲート絶縁膜上に不純物がイオン注入さ
れ、チャンネル領域が形成される。次に、第２電導性膜
形成工程において、側壁スペーサ間全てが埋められるよ
うに第２電導性膜が第１電導性膜上に形成され、その
後、エッチバックされる。ＬＤＤ領域形成工程では、側
壁スペーサが除去されてその部分に不純物がイオン注入
され、前記チャンネル領域とは別の領域にＬＤＤ領域が
形成される。絶縁膜形成工程では、中間生成膜と同じ高
さとなるように第１電導性膜及び第２電導性膜上に絶縁
膜が形成され、中間生成膜除去工程において、中間生成
膜が除去される。そして、ソース／ドレイン領域形成工
程において、中間生成膜が除去された領域に不純物がイ
オン注入され、基板内にソース／ドレイン領域が形成さ
れる。
【００１１】請求項２の発明にかかる方法では、前記側
壁スペーサは、酸化膜又は窒化膜によって形成される。
かかる方法によれば、第１電導性膜の側面に酸化膜又は
窒化膜からなる側壁スペーサが形成される。請求項３の
発明にかかる方法では、前記ＬＤＤ領域形成工程は、側
壁スペーサを湿式食刻又は乾式食刻によって除去する工
程である。
【００１２】かかる方法によれば、ＬＤＤ領域形成工程
において、側壁スペーサは湿式食刻又は乾式食刻によっ
て除去される。請求項４の発明にかかる方法では、前記
中間生成膜は、窒化膜又は酸化膜によって形成される。
かかる方法によれば、基板上のゲート電極形成領域が露
出するように窒化膜又は酸化膜が形成される。
【００１３】請求項５の発明にかかる方法では、前記側
壁スペーサ形成工程の後に、側壁スペーサをマスクとし
て第１電導性膜の表面が露出した部位に不純物をイオン
注入し、基板内にパンチ−スルーストップイオン注入領
域及びチャンネル領域を形成するチャンネル領域形成工
程を追加している。かかる方法によれば、側壁スペーサ
が形成された後、チャンネル領域形成工程において、こ
の側壁スペーサをマスクとして第１電導性膜の表面が露
出した部位に不純物がイオン注入され、基板内にパンチ
−スルーストップイオン注入領域及びチャンネル領域が
形成される。
【００１４】請求項６の発明にかかる方法では、前記絶
縁膜形成工程は、第１電導性膜及び第２電導性膜を含む
中間生成膜上に絶縁膜を蒸着した後、絶縁膜をエッチバ
ックして形成する工程である。かかる方法によれば、絶
縁膜は、第１電導性膜及び第２電導性膜を含む中間生成
膜上に蒸着され、その後、エッチバックされることによ
り形成される。
【００１５】請求項７の発明にかかる方法では、前記中
間生成膜除去工程の後に、中間生成膜が除去された部分
を酸化して熱酸化膜を成長させると共に前記中間生成膜
と接していた第１電導性膜の側面を酸化する酸化工程を
追加している。かかる方法によれば、中間生成膜が除去
された後、その部分が酸化されて熱酸化膜が成長し、中
間生成膜と接していた第１電導性膜の側面が酸化され
る。これにより第１電導性膜とドレインとがオーバーラ
ップしなくなる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図４に基づいて説明する。まず、本発明の第１の実施
の形態について説明する。図１及び図２の（Ａ）〜
（Ｆ）は、第１の実施の形態に係るＭＯＳＦＥＴの製造
方法を示す工程図である。
【００１７】図１（Ａ）に示すように、ｐ型シリコン基
板（以後、「基板」と記す）11上に中間生成膜12として
窒化膜を蒸着し、基板11の表面のゲート電極形成領域が
露出するように窒化膜12を食刻した後、基板11の表面露
出部位上にゲート絶縁膜13を形成する。この中間生成膜
12は、ゲート電極部を形成するのに必要な膜であり、後
述するように、ソース／ドレイン領域を形成する前に除
去される。以上の工程が中間生成膜形成工程及びゲート
絶縁膜形成工程に相当する。
【００１８】次いで、図１（Ｂ）に示すように、中間生
成膜12及びゲート絶縁膜13上に、例えば多結晶シリコン
からなる第１電導性膜14を蒸着する。蒸着処理は、食刻
処理よりも厚さの調節が容易であり、第１電導性膜14は
所定厚さとなるように形成される。この工程が第１電導
性膜形成工程に相当する。次いで、第１電導性膜14上に
酸化膜を蒸着した後、該酸化膜を食刻し、図１（Ｃ）に
示すように、第１電導性膜14の側面に酸化膜からなる側
壁スペーサ15を形成する。そして、側壁スペーサ15をマ
スクとして第１電導性膜14の表面露出部位にパンチ−ス
ルーストップイオン注入(punch-through stop implanta
tion) 及びチャンネルイオン注入(channel implantatio
n)を行い、基板11内に、夫々、パンチ−スルーストップ
イオン注入領域19及びチャンネル領域18を形成する。こ
のパンチ−スルーストップイオン注入領域19は、ｎ - Ｌ
ＤＤ領域20の空乏層とチャンネル領域18とが相互に接し
て現れる「パンチ−スルー」の現象を防止するために形
成される領域である。これらの工程が側壁スペーサ形成
工程及びチャンネル領域形成工程に相当する。
【００１９】次いで、図２（Ｄ）に示すように、側壁ス
ペーサ15及び第１電導性膜14の全面に、例えば多結晶シ
リコン膜からなる第２電導性膜14' を蒸着し、第１電導
性膜14及び第２電導性膜14' をエッチバック(etch-bac
k) し、そして、中間生成膜12が露出した時点で、食刻
を終了させ、第１電導性膜14及び第２電導性膜14' から
なるゲート電極を形成する。この工程において、中間生
成膜12は食刻終了時点を検出するＥＤＰ(end point det
ection) として機能する。この工程が第２電導性膜形成
工程に相当する。
【００２０】その後、図２（Ｅ）に示すように、側壁ス
ペーサ15を選択的湿式食刻法又は乾式食刻法を用いて除
去し、側壁スペーサ15が除去された部分に低濃度のｎ型
不純物をイオン注入してチャンネル領域18の両側にｎ-
ＬＤＤ領域20を夫々形成する。この工程がＬＤＤ領域形
成工程に相当する。次いで、図２（Ｆ）に示すように、
第１電導性膜14及び第２電導性膜14' が完全に覆われる
ようにその上部と中間生成膜12上に、例えば酸化膜から
なる絶縁膜16を蒸着し、該絶縁膜16をエッチバック(etc
h-back) して平坦化(planarization) し、次いで、中間
生成膜12を選択的湿式食刻法を用いて除去し、基板11の
表面露出部位内に高濃度のｎ型不純物をイオン注入し、
ｎ- ＬＤＤ領域20と接するようにソース／ドレイン領域
21を形成する。尚、エッチバックするとき、中間生成膜
12はＥＤＰとして機能し、食刻の終了時は中間生成膜12
の露出により分かるので、それだけ工程の実施が容易に
なる。これらの工程が、絶縁膜形成工程、中間生成膜除
去工程及びソース／ドレイン領域形成工程に相当する。
【００２１】これで、第１の実施の形態の製造工程が終
了する。かかる製造方法によれば、ゲート電極形成用の
第１電導性膜14を、食刻よりも調整が容易な蒸着により
形成するので、工程の進行が容易となる。また、パンチ
−スルーストップイオン注入領域19がソース／ドレイン
領域21と接しないため、ジャンクションキャパシタンス
を減少させることができる。
【００２２】また、チャンネル領域18とｎ- ＬＤＤ領域
20とが、夫々、別の領域に形成されるため、オーバーラ
ップする部分を最小化することができ、チャンネル領域
18によるｎ- ＬＤＤ領域20のドーピング補償の影響を防
止することができる。また、チャンネル領域18が写真食
刻技術を用いずに側壁スペーサ15を用いて形成されるた
め、チャンネル領域18の長さを制御することができ、短
いチャンネルを必要とする高集積化ＭＯＳＦＥＴでも容
易に製造することができる。
【００２３】尚、本実施の形態において、中間生成膜1
2、側壁スペーサ15を、夫々、窒化膜、酸化膜とした
が、中間生成膜12及び側壁スペーサ15の物質構成を相互
に変えて、夫々、酸化膜、窒化膜とすることもできる。
次に、本発明の第２の実施の形態について説明する。図
３及び図４の（Ａ）〜（Ｆ）は、本発明の第２実施形態
に係るＭＯＳＦＥＴの製造方法を示す工程図である。
【００２４】即ち、第２の実施の形態では、図３（Ａ）
に示すように、基板11上に、該基板11の表面のゲート電
極形成領域が露出するように窒化膜で中間生成膜12を形
成し、基板11の表面露出部位上にゲート絶縁膜13を形成
する。次いで、図３（Ｂ）に示すように中間生成膜12及
びゲート絶縁膜13上に、例えば多結晶シリコンからなる
第１電導性膜14を蒸着する。
【００２５】次いで、図３（Ｃ）に示すように、第１電
導性膜14側面に酸化膜からなる側壁スペーサ15を形成
し、それをマスクとして第１電導性膜14の表面が露出し
た部位に不純物をイオン注入して基板11内にパンチ−ス
ルーストップイオン注入(punch-through stop implanta
tion) 及びチャンネルイオン注入(channel implantatio
n)を行い、基板11内に、夫々、パンチ−スルーストップ
イオン注入領域19及びチャンネル領域18を形成する。
【００２６】次いで、図４（Ｄ）に示すように、側壁ス
ペーサ15及び第１電導性膜14上に、例えば多結晶シリコ
ンからなる第２電導性膜14' を蒸着し、これらの第１電
導性膜14及び第２電導性膜14' をエッチバック(etch-ba
ck) した後、図４（Ｅ）に示すように側壁スペーサ15を
除去し、該側壁スペーサ15が除去された部分に低濃度ｎ
型不純物をイオン注入してチャンネル領域18の両側にｎ
- ＬＤＤ領域20を形成する。前記エッチバック工程進行
時、第１の実施の形態と同様に、中間生成膜12が食刻終
了点を検出するＥＤＰとして機能する。
【００２７】次いで、第１電導性膜14及び第２電導性膜
14' が完全に覆われるようにその上部と中間生成膜12上
とに絶縁膜16の酸化膜を蒸着し、これをエッチバック(e
tch-back) して平坦化(planarization) させた後、湿式
食刻法により中間生成膜12を除去する。その後、酸化(o
xidation) を行って、中間生成膜12が除去された基板11
の表面に熱酸化膜17を所定厚さだけ成長させ、同時に中
間生成膜12が接していた第１電導性膜14の両側面を酸化
して第１電導性膜14及び第２電導性膜14’からなる逆−
Ｔ型形状のゲート電極を形成する。
【００２８】次いで、図４（Ｆ）に示すように、熱酸化
膜17を用いて基板11内部に高濃度のｎ型不純物をイオン
注入し、ｎ- ＬＤＤ領域20と接するようにソース／ドレ
イン領域21を形成する。これで、第２の実施の形態の工
程が終了する。かかる製造方法によれば、中間生成膜12
が除去された部分に熱酸化膜17を形成するとき、中間生
成膜12と接触していた第１電導性膜14の側面が同時に酸
化され、ゲートである第１電導性膜とドレインとがオー
バーラップしなくなるので、第１の実施の形態における
効果に加え、ゲートとドレイン間のオーバーラップキャ
パシタンスを低減させることができる。
【００２９】尚、本実施の形態においても、第１の実施
の形態と同様に、中間生成膜12及び側壁スペーサ15の物
質構成を相互に変えても良い。
【００３０】
【発明の効果】以上説明したように、請求項１の発明に
かかるＭＯＳＦＥＴの製造方法によれば、厚さの調節が
食刻よりも容易な蒸着によってゲート電極形成用の第１
電導性膜を形成するので、工程の進行が容易である。ま
た、チャンネル領域とｎ- ＬＤＤ領域とが夫々別の領域
に形成されるため、オーバーラップする部分が最小化
し、チャンネル領域によるｎ- ＬＤＤ領域のドーピング
補償の影響を防止することができる。さらに、写真食刻
技術を用いずに側壁スペーサを用いてチャンネルを形成
するため、短いチャンネルを必要とする高集積化のＭＯ
ＳＦＥＴを製造することができる。
【００３１】請求項２の発明にかかる製造方法によれ
ば、側壁スペーサが酸化膜又は窒化膜によって形成され
るので、酸化膜又は窒化膜をマスクとしてイオン注入を
行うことができ、イオン注入をした後は、容易に除去す
ることができる。請求項３の発明にかかる製造方法によ
れば、側壁スペーサを湿式食刻又は乾式食刻により、容
易に除去することができる。
【００３２】請求項４の発明にかかる製造方法によれ
ば、中間生成膜が窒化膜又は酸化膜によって形成される
ので、加工が容易となる。請求項５の発明にかかる製造
方法によれば、側壁スペーサをマスクとして基板内にパ
ンチ−スルーストップイオン注入領域及びチャンネル領
域が形成されるので、パンチ−スルーストップイオン注
入領域がソース／ドレイン領域と接しなくなり、ジャン
クションキャパシタンスを低減させることができる。
【００３３】請求項６の発明にかかる製造方法によれ
ば、絶縁膜を平坦化することができる。請求項７の発明
にかかる製造方法によれば、中間生成膜が除去された部
分に熱酸化膜を形成するとき、中間生成膜と接触してい
た第１電導性膜の側面が同時に酸化され、ゲートである
第１電導性膜とドレインとがオーバーラップしなくなる
ので、ゲートとドレイン間のオーバーラップキャパシタ
ンスを低減させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳＦＥＴ
の製造方法を示す工程断面図。
【図２】同上工程断面図。
【図３】本発明の第２の実施の形態に係るＭＯＳＦＥＴ
の製造方法を示す工程断面図。
【図４】同上工程断面図。
【図５】従来の製造方法を示す工程図。
【図６】同上工程図。
【符号の説明】
11 基板 12 中間生成膜 13 ゲート絶縁膜 14 第１電導性膜 14’第２電導性膜 15 側壁スペーサ 16 絶縁膜 17 熱酸化膜 18 チャンネル領域 19 パンチ−スルーストップイオン注入領域 20 ｎ- ＬＤＤ領域 21 ソース／ドレイン領域

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に該基板の表面のゲート電極形成領
    域が露出するように中間生成膜を形成する中間生成膜形
    成工程と、 該基板上の表面露出部位にゲート絶縁膜を形成するゲー
    ト絶縁膜形成工程と、 これらの中間生成膜及びゲート絶縁膜上に第１電導性膜
    を蒸着により形成する第１電導性膜形成工程と、 前記第１電導性膜側面に側壁スペーサを形成する側壁ス
    ペーサ形成工程と、 該側壁スペーサをマスクとしてゲート絶縁膜上に不純物
    をイオン注入し、チャンネル領域を形成するチャンネル
    領域形成工程と、 これらの側壁スペーサ間全てが埋められるように前記第
    １電導性膜上に第２電導性膜を形成し、その後、第１電
    導性膜及び第２電導性膜をエッチバック(etch-back) す
    る第２電導性膜形成工程と、 前記側壁スペーサを除去し、該側壁スペーサが除去され
    た部分の基板内に、ドーピング濃度をチャンネル領域よ
    りも低くして不純物をイオン注入し、低濃度イオン注入
    領域を形成する低濃度イオン注入領域形成工程と、 前記中間生成膜と同じ高さとなるように第１電導性膜及
    び第２電導性膜上に絶縁膜を形成する絶縁膜形成工程
    と、 前記中間生成膜を除去する中間生成膜除去工程と、 該中間生成膜が除去された領域に不純物をイオン注入し
    て基板内にソース／ドレイン領域を形成するソース／ド
    レイン領域形成工程と、 を順次行うことを特徴とするＭＯＳ電界効果トランジス
    タの製造方法。
  2. 【請求項２】前記側壁スペーサは、酸化膜又は窒化膜に
    よって形成されることを特徴とする請求項１記載のＭＯ
    Ｓ電界効果トランジスタの製造方法。
  3. 【請求項３】前記低濃度イオン注入領域形成工程は、側
    壁スペーサを湿式食刻又は乾式食刻によって除去する工
    程であることを特徴とする請求項１又は請求項２記載の
    ＭＯＳ電界効果トランジスタの製造方法。
  4. 【請求項４】前記中間生成膜は、窒化膜又は酸化膜によ
    って形成されることを特徴とする請求項１〜請求項３の
    いずれか１つに記載のＭＯＳ電界効果トランジスタの製
    造方法。
  5. 【請求項５】前記側壁スペーサ形成工程の後に、側壁ス
    ペーサをマスクとして第１電導性膜の表面が露出した部
    位に不純物をイオン注入し、基板内にパンチ−スルース
    トップイオン注入領域及びチャンネル領域を形成するチ
    ャンネル領域形成工程を追加したことを特徴とする請求
    項１〜請求項４のいずれか１つに記載のＭＯＳ電界効果
    トランジスタの製造方法。
  6. 【請求項６】前記絶縁膜形成工程は、第１電導性膜及び
    第２電導性膜を含む中間生成膜上に絶縁膜を蒸着した
    後、絶縁膜をエッチバックして形成する工程であること
    を特徴とする請求項１〜請求項５のいずれか１つに記載
    のＭＯＳ電界効果トランジスタの製造方法。
  7. 【請求項７】前記中間生成膜除去工程の後に、中間生成
    膜が除去された部分を酸化して熱酸化膜を成長させると
    共に前記中間生成膜と接していた第１電導性膜の側面を
    酸化する酸化工程を追加したことを特徴とする請求項１
    〜請求項６のいずれか１つに記載のＭＯＳ電界効果トラ
    ンジスタの製造方法。
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