KR0157902B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 격리막이 형성된 반도체 기판 상의 활성영역에 불순물이 함유된 임의막을 형성하는 공정과; 상기 임의막 상에 완충막 및 절연막을 순차적으로 형성하는 공정과; 게인트가 형성될 영역의 절연막 및 완충막을 식각하는 공정과; 상기 절연막 및 완충막을 식각마스크로하여 상기 임의막을 등방성 식각하는 공정과; 상기 임의막의 식각면과 기판 위에 게이트 절연막을 형성하는 공정과; 열처리 공정에 의해 임의막의 불순물을 기판으로 확산시켜 LDD 영역 및 소오스/드레인 영역을 형성하는 공정과; 상기 게이트 절연막 상에 게이트를 형성하는 공정 및 ; 상기 절연막 및 완충막을 제거하는 공정을 포함하여 소자 제조를 완료하므로써, 1) LDD 영역과 소오스/드레인 영역을 별도의 사진 식각공정 및 이온주입공정 없이도 형성할 수 있게 되어 단순한 공정으로도 얕은 정션(shallow junction)을 얻을 수 있으며, 2) 도프트 폴리실리콘을 이용하여 게이트와 소오스/드레인간의 단차를 줄일 수 있게 되어 평탄화가 용이할 뿐 아니라 소오스/드레인 콘택 형성이 유리한 고신뢰성의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자 제조방법
제1(a)도 내지 제1(f)도는 종래 기술에 따른 모스 전계효과트랜지스터 제조방법을 도시한 공정수순도.
제2(a)도 내지 제2(i)도는 본 발명에 따른 모스 전계효과트랜지스터 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 격리막
14 : 도프드 폴리실리콘 16 : 질화막
18 : 산화막 20 : 게이트 절연막
22 : LDD 영역 24 : 소오스/드레인 영역
26 : 게이트 26 : 측벽 스페이서
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 LDD(lightiy doped drain) 모스 전계효과트랜지스터(이하, MOSFET라 한다) 제조시 요구되던 별도의 사진식각공정 및 이온주입공정 없이도 얕은 정션(shallow junction)의 LDD와 소오스/드레인을 형성할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
종래 일반적으로 사용되어 오던 LDD MOSFET는 제1(a)도 내지 제1(f)도에 도시된 공정수순도에서 알 수 있듯이 먼저, 제1(a)도에 도시된 바와 같이 활성영역과 소자격리영역이 정의된 반도체 기판(1) 상의 소자격리영역에 격리막(2)을 형성한 후, 그 위에 Vt(threshold voltage) 이온주입을 위한 버퍼 산화막(3)을 형성한 뒤 이온주입을 실시하고 상기 버퍼 산화막(3)을 제거한다.
그 다음, 제1(b)도에 도시된 바와 같이 상기 패턴 전면에 게이트 산화막(4)을 성장시킨 뒤 게이트 폴리(5)를 증착하고, 게이트 폴리(5) 상에 사진식각공정으로 감광막 패턴(a)을 형성한다.
이어서, 제1(c)도에 도시된 바와 같이 상기 감광막 패턴(a)을 마스크로 그 하부의 게이트 폴리(5)와 게이트 산화막(4)을 식각하여 게이트(5')를 형성하고, 상기 게이트(5')를 마스크로 그 양측 기판에 LDD이온주입을 실시한다. 그 결과, LDD 이온주입 영역(6)이 형성된다. 이 때, CMOS의 경우에는 다시 상기 게이트 상에 다시 감광막 패턴을 형성하고 이를 마스크로 LDD 이온주입 공정을 실시하게 되는데, 이것은 다른 타입의 MOSFET를 보호하기 위함이다.
그후, 제1(d)도에 도시된 바와 같이 상기 게이트(5') 및 격리막(2)을 포함한 기판 전면에 산화막(7)을 증착하고, 상기 산화막(7)을 에치백(etch-back)하여 제1(e)도에 도시된 형태의 측벽 스페이서(7')를 형성한후, 이를 마스크로 소오스/드레인 이온주입을 실시하여 제1(f)도에 도시된 형태의 소오스/드레인 영역(8)을 형성하므로써 MOSFET 제조를 완료한다. CMOS의 경우에는 이때 역시 감광막 패턴을 마스크로 한 식각 공정이 요구된다.
그러나, 상기 공정의 경우에는 MOSFET 제조시 LDD영역(6)과 소오스/드레인 영역(8)을 형성할 때, 각각 사진식각공정과 이온주입공정을 거쳐야 하므로 공정이 복잡하다는 단점을 가지게 되며, 또한 이 경우 게이트(5')와 소오스/드레인(8) 간의 단차가 커서 이후 평탄화 공정 진행에 많은 제약이 따를 뿐 아니라 이로 인해 콘택 형성시에도 많은 어려움이 따르는 문제점을 가지게 된다.
이에, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 도프트(doped) 폴리실리콘을 이용하여 얕은 정션의 LDD 영역과 소오스/드레인 영역을 별도의 사진식각공정이나 이온주입공정 없이도 용이하게 형성할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법은, 격리막이 형성된 반도체 기판 상의 활성영역에 불순물이 함유된 임의막을 형성하는 공정과; 상기 임의막 상에 완충막 및 절연막을 순차적으로 형성하는 공정과; 게이트가 형성될 영역의 절연막 및 완충막을 식각하는 공정과 ; 상기 절연막 및 완충막을 식각마스크로하여 상기 임의막을 등방성 식각하는 공정과; 상기 임의막의 식각면과 기판 위에 게이트 절연막을 형성하는 공정과; 열처리 공정에 의해 임의막의 불순물을 기판으로 확산시켜 LDD 영역 및 소오스/드레인 영역을 형성하는 공정과; 상기 게이트 절연막 상에 게이트를 형성하는 공정 및; 상기 절연막 및 완충막을 제거하는 공정을 포함하여 형성되는 것을 특징으로 한다.
상기 제조공정 결과, LDD 영역과 소오스/드레인 영역을 별도의 사진식각공정 및 이온주입공정없이도 용이하게 형성할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
본 발명은 별도의 사진식각공정이나 이온주입공정 없이 도프드 폴리실리콘의 확산(diffusion)을 이용하여 얕은 정션의 LDD 영역과 소오스/드레인 영역을 형성하는데 주안점을 둔 것으로, 이를 제2(a)도 내지 제2(g)도에 도시된 공정수순도를 이용하여 구체적으로 살펴보면 다음과 같다.
먼저, 제2(a)도에 도시된 바와 같이 활성영역과 소자격리영역이 정의된 반도체 기판(10)상의 소자격리영역에 격리막(12)을 형성하고, 상기 격리막(12)을 포함한 기판(10) 전면에 도프트 폴리실리콘(14)을 증착한 후, 이를 에치백하여 제2(b)도에 도시된 형태의 패턴을 형성한다.
그, 다음, 제2(c)도에 도시된 바와 같이 상기 도프트 폴리실리콘(14) 상에 완충막인 얇은 질화막(16)과 절연막인 두꺼운 산화막(18)을 연속 증착한다. 이때, 상기 산화막(18)의 두께는 목적하는 게이트의 두께 정도로 형성한다.
이어서, 사진식각공정을 이용하여 게이트가 형성될 영역의 산화막(18) 표면이 드러나도록 상기 산화막(18) 상에 감광막 패턴(a)을 형성하고, 이를 마스크로 산화막(18)과 질화막(16)을 제거한 두, 곧이어 감광막 패턴(a)을 제거하고, 상기 도프트 폴리실리콘(14)을 버퍼로하여 제2(d)도에 도시된 바와 같이 Vt(threshold voltage) 이온주입을 실시한다.
그후, 제2(e)도에 도시된 바와 같이 도프트 폴리실리콘(14)을 등방성 식각(isotropic etch)하여 게이트가 형성될 부분을 만들고, 그 식각면에 게이트 절연막(20)을 성장시킨 뒤, 열처리를 실시한다.
그 결과, 별도의 이온주입공정 없이도 도프트 폴리실리콘이 남아있는 부분으로부터 확산이 일어나 LDD 영역(22)과 소오스/드레인 영역이 형성된다.
이때, 도프드 폴리실리콘(14)이 얇게 남아있는 부분에서는 확산(diffusion)이 약하게 되어 LDD 영역(22)이 형성되고, 두껍게 남아있는 부분에서는 확산이 활발하게 이루어져 소오스/드레인 영역(24)이 형성된다.
이후, 제2(f)도에 도시된 바와 같이 상기 게이트 절연막(20) 상에 도프트 폴리실리콘을 증착하여 게이트(26)를 형성하고, 제2(g)도에 도시된 바와 같이 상기 산화막(18)과 질화막(16)을 습식각으로 제거한다.
계속해서, 제2(h)도에 도시된 바와 같이 격리막(12)을 포함한 상기 게이트(26)와 도프트 폴리실리콘(14) 및 게이트 절연막(20) 상에 산화막(28)을 증착하고, 이를 에치백하여 제2(i)도에 도시된 바와 같이 상기 게이트(26) 측면에 측벽 스페이서(28)를 형성하므로써 본 공정을 완료한다.
따라서, 상기 공정의 경우 기언급된 바와 같이 별도의 이온주입공정을 실시하지 않아도 도프트 폴리실리콘의 확산에 의해 용이하게 LDD 영역과 소오스/드레인 영역을 형성할 수 있게 되며, 또한 상기 도프트 폴리실리콘에 의해 게이트와 소오스/드레인간의 단차를 줄일 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, LDD 영역과 소오스/드레인 영역을 별도의 사진식각공정 및 이온주입공정 없이 형성할 수 있게 되어 단순한 공정으로도 얕은 정션을 얻을 수 있으며, 또한 도프드 폴리실리콘을 이용하여 게이트와 소오스/드레인 간의 단차를 줄일 수 있게 되어 평탄화가 용이할 뿐 아니라 소오스/드레인 콘택 형성이 유리하다는 잇점을 가지게 된다.

Claims (4)

  1. 격리막이 형성된 반도체 기판 상의 활성영역에 불순물이 함유된 임의막을 형성하는 공정과; 상기 임의막 상에 완충막 및 절연막을 순차적으로 형성하는 공정과; 게이트가 형성될 영역의 절연막 및 완충막을 식각하는 공정과; 상기 절연막 및 완충막을 식각마스크로하여 상기 임의막을 등방성 식각하는 공정과; 상기 임의막의 식각면과 기판 위에 게이트 절연막을 형성하는 공정과; 열처리 공정에 의해 임의막의 불순물을 기판으로 확산시켜 LDD 영역 및 소오스/드레인 영역을 형성하는 공정과; 상기 게이트 절연막 상에 게이트를 형성하는 공정 및; 상기 절연막 및 완충막을 제거하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 임의막은 도프트 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 완충막은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 상기 절연막은 게이트 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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