KR101004813B1 - 트랜지스터 제조 방법 - Google Patents
트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR101004813B1 KR101004813B1 KR1020030052412A KR20030052412A KR101004813B1 KR 101004813 B1 KR101004813 B1 KR 101004813B1 KR 1020030052412 A KR1020030052412 A KR 1020030052412A KR 20030052412 A KR20030052412 A KR 20030052412A KR 101004813 B1 KR101004813 B1 KR 101004813B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- forming
- region
- cell region
- spacer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 239000011241 protective layer Substances 0.000 claims abstract description 6
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 230000000903 blocking effect Effects 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 16
- 230000001681 protective effect Effects 0.000 abstract description 9
- 230000008021 deposition Effects 0.000 abstract description 6
- 238000000926 separation method Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 LDD 스페이서와 실리사이드 보호막을 동시에 형성함으로써 절연막 증착과 식각 공정을 단순화 할 수 있도록 하는 트랜지스터 제조 방법에 관한 것으로, 상기 트랜지스터 제조 방법은 실리콘 기판 필드 산화막을 형성하여 셀 영역과 I/O 트랜지스터 영역을 분리한 후 게이트를 형성하는 단계와, 상기 게이트를 형성한 결과물에 N 이온 및 P 이온 주입 공정을 진행하는 단계와, 상기 셀 영역을 포토레지스트 패턴으로 블로킹 한 후 상기 I/O 트랜지스터 영역에 고농도 불순물 이온 주입을 실시하는 단계와, 상기 이온 주입을 실시한 결과물에 절연막을 증착하는 단계와, 상기 셀 영역이 오픈되도록 포토레지스트 패턴을 형성하는 단계와, 상기 절연막에 대한 건식 식각 공정을 진행하여 셀 영역에 LDD 스페이서, I/O 트랜지스터 영역에 실리사이드 보호막이 형성되도록 하는 단계를 포함하여 구성된다.
스페이서, 실리사이드 보호막, 산화막, 식각 데미지
Description
도1a 내지 도1g는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
도2a 내지 도2g는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 110 : 필드 산화막
120 : 게이트 130 : ESD 마스크
140 : 산화막 140': LDD 스페이서
160 : 실리사이드막
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 LDD 스페 이서와 실리사이드 보호막을 동시에 형성함으로써 절연막 증착과 식각 공정을 단순화 할 수 있도록 하는 트랜지스터 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.
종래 기술에 의해 실리사이드를 형성시킬 때, 실리콘 기판 안쪽으로의 확산 이동성이 커서 고농도로 도핑된 소오스/드레인 영역에서 실리콘의 소모가 너무 커지기 때문에 접합 누설 전류를 유발하는 문제점이 있었다.
이하, 상기 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1a 내지 도1g는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 통상의 LOCOS 공정으로 필드 산화막(110)을 형성하여 셀 영역(A)과 I/O 트랜지스터 영역(B)을 분리한 후에 게이트(120)를 형성한다.
그리고 나서, 도1b에 도시된 바와 같이 N 이온 및 P 이온 주입 공정을 진행하고, 도1c에 도시된 바와 같이 ESD 마스크로 셀 영역(A)을 마스킹한 후 I/O 트랜지스터 영역(B)에 ESD 이온 주입을 실시한다.
이어서, 도1d에 도시된 바와 같이 산화막을 증착한 후에 건식 식각 공정을 진행하여 LDD(lightly doped drain) 스페이서(140)를 형성하고, N+ 및 P+ 이온 주입 공정을 진행한 다음, 도1e에 도시된 바와 같이 실리사이드 공정에 의한 보호막 역할을 하도록 산화막(150)을 증착한다.
상기 산화막(150)에 대한 식각 공정을 진행하여 도1f에 도시된 바와 같이 셀 영역(A)만 오픈되도록 한 후에 도1g에 도시된 바와 같이 상기 셀 영역(A)의 게이트 상부와 접합 영역(미도시함) 상부에 실리사이드막(160)을 형성한다.
이와 같은 종래 기술에 의한 트랜지스터의 제조 방법에서는 셀 영역에 실리사이드막(160)을 형성하기 위하여 보호막 역할을 하는 산화막(150)을 증착하고 실리사이드 식각 공정을 진행할 때, LDD 스페이서(140)가 추가로 식각되므로 LDD 스페이서의 두께를 제어하기 어려운 문제점이 있었다.
또한, LDD 스페이서 형성시의 식각 공정 및 실리사이드 식각 공정시에 셀 영역(A)의 접합 영역이 식각에 의한 데미지를 받는 문제점이 있을 뿐만 아니라, LDD 스페이서용 산화막과 실리사이드 보호막으로 이용되는 산화막을 두 번에 걸쳐 증착해야 하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 절연막 증착 및 식각 공정을 한차례 실시하여 LDD 스페이서와 실리사이드 보호막을 동시에 형성함으로써 종래 기술에서의 LDD 스페이서가 추가 식각되는 문제점을 해결할 뿐만 아니라, 공정 단계를 단순화할 수 있는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 필드 산화막을 형성하여 셀 영역과 I/O 트랜지스터 영역을 분리한 후 게이트를 형성하는 단계와, 상기 게이트를 형성한 결과물에 N 이온 및 P 이온 주입 공정을 진행하는 단계와, 상기 셀 영역을 포토레지스트 패턴으로 블로킹 한 후 상기 I/O 트랜지스터 영역에 고농도 불순물 이온 주입을 실시하는 단계와, 상기 이온 주입을 실시한 결과물에 절연막을 증착하는 단계와, 상기 셀 영역이 오픈되도록 포토레지스트 패턴을 형성하는 단계와, 상기 절연막에 대한 건식 식각 공정을 진행하여 셀 영역에 LDD(lightly doped drain) 스페이서, I/O 트랜지스터 영역에 실리사이드 보호막이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에 의하면, 절연막 증착 및 식각 공정을 한차례 실시하여 LDD 스페이서와 실리사이드 보호막을 동시에 형성함으로써 종래 기술에서의 LDD 스페이서가 추가 식각되는 문제점을 해결할 뿐만 아니라, 공정 단계를 단순화할 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것 이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(100) 상에 통상의 LOCOS 공정으로 필드 산화막(110)을 형성하여 셀 영역(A)과 I/O 트랜지스터 영역(B)을 분리한 후에 게이트(120)를 형성한다.
그리고 나서, 도2b에 도시된 바와 같이 N 이온 및 P 이온 주입 공정을 진행하고, 도2c에 도시된 바와 같이 ESD 마스크로 셀 영역(A)을 마스킹한 후 I/O 트랜지스터 영역(B)에 N+, P+ 이온 주입을 실시한다.
이어서, 도2d에 도시된 바와 같이 LDD(lightly doped drain) 스페이서와 실리사이드 보호막으로 이용하기 위하여 산화막(140)을 증착한 후에 도2e에 도시된 바와 같이 실리사이드가 형성될 영역인 셀 영역(A)만 오픈되도록 포토레지스트 패턴(PR)을 형성한다.
그런 다음, 도2f에 도시된 바와 같이 건식 식각 공정을 진행하여 셀 영역에 LDD(lightly doped drain) 스페이서(140')를 형성하고, I/O 트랜지스터 영역(B)에는 실리사이드 보호막(140)이 형성되도록 한다.
이후, 도2g에 도시된 바와 같이 상기 셀 영역(A)의 게이트 상부와 접합 영역(미도시함) 상부에 실리사이드막(160)을 형성한다.
이와 같이 본 발명에 의한 트랜지스터 제조 방법에 의하면, LDD 스페이서와 실리사이드 보호막을 동시에 형성함으로써 종래 기술에서의 LDD 스페이서가 추가 식각되는 문제점을 해결할 뿐만 아니라, 접합 영역의 실리콘 기판에서의 식각 데미 지를 방지할 수 있게된다.
상기한 바와 같이 본 발명은 LDD 스페이서와 실리사이드 보호막을 동시에 형성함으로써 기존의 LDD 스페이서가 추가 식각되는 문제점 뿐만 아니라, 접합 영역에서의 실리콘 기판이 식각에 의한 데미지를 받는 것을 방지할 수 있는 이점이 있다.
또한, 기존의 LDD 스페이서 산화막 증착 과 실리사이드 보호막으로 이용되는 산화막의 두 번 증착 및 두 번 식각 공정을 한번에 실시함으로써 공정을 단순화 할 수 있는 이점이 있다.
Claims (2)
- 실리콘 기판 필드 산화막을 형성하여 셀 영역과 I/O 트랜지스터 영역을 분리한 후 게이트를 형성하는 단계와,상기 게이트를 형성한 결과물에 N 이온 및 P 이온 주입 공정을 진행하는 단계와,상기 셀 영역을 포토레지스트 패턴으로 블로킹 한 후 상기 I/O 트랜지스터 영역에 고농도 불순물 이온 주입을 실시하는 단계와,상기 이온 주입을 실시한 결과물에 절연막을 증착하는 단계와,상기 셀 영역이 오픈되도록 포토레지스트 패턴을 형성하는 단계와,상기 절연막에 대한 건식 식각 공정을 진행하여 셀 영역에 LDD(lightly doped drain) 스페이서를 형성하고, I/O 트랜지스터 영역에 실리사이드 보호막이 형성되도록 하는 단계를포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 절연막은 산화막 또는 질화막인 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052412A KR101004813B1 (ko) | 2003-07-29 | 2003-07-29 | 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052412A KR101004813B1 (ko) | 2003-07-29 | 2003-07-29 | 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050013834A KR20050013834A (ko) | 2005-02-05 |
| KR101004813B1 true KR101004813B1 (ko) | 2011-01-04 |
Family
ID=37225143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030052412A KR101004813B1 (ko) | 2003-07-29 | 2003-07-29 | 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101004813B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003734A (ko) * | 1999-06-25 | 2001-01-15 | 구본준 | 박막트랜지스터 제조방법 |
-
2003
- 2003-07-29 KR KR1020030052412A patent/KR101004813B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003734A (ko) * | 1999-06-25 | 2001-01-15 | 구본준 | 박막트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050013834A (ko) | 2005-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100752194B1 (ko) | 반도체 소자의 제조 방법 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR101004813B1 (ko) | 트랜지스터 제조 방법 | |
| KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| US7033932B2 (en) | Method for fabricating a semiconductor device having salicide | |
| US20060148185A1 (en) | Method for manufacturing high voltage transistor | |
| US20020137299A1 (en) | Method for reducing the gate induced drain leakage current | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100234728B1 (ko) | 모스 전계효과 트랜지스터 제조방법 | |
| KR101128698B1 (ko) | 고전압 트랜지스터 및 이를 구비한 반도체 소자의 제조방법 | |
| KR19990050035A (ko) | 트랜지스터의 형성 방법 | |
| KR100223920B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100959241B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100710190B1 (ko) | 반도체 소자의 제조방법 | |
| KR100202642B1 (ko) | 모스형 트랜지스터 및 그 제조 방법 | |
| KR0146079B1 (ko) | 반도체 소자 제조방법 | |
| KR20020047846A (ko) | 트랜지스터의 소오스 드레인 이온주입방법 | |
| KR100564432B1 (ko) | 트랜지스터 제조 방법 | |
| KR0157902B1 (ko) | 반도체 소자 제조방법 | |
| KR100395911B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010011002A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100232218B1 (ko) | 반도체 소자의 제조방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR20030001970A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20000004543A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 10 |