KR20020047846A - 트랜지스터의 소오스 드레인 이온주입방법 - Google Patents

트랜지스터의 소오스 드레인 이온주입방법 Download PDF

Info

Publication number
KR20020047846A
KR20020047846A KR1020000076467A KR20000076467A KR20020047846A KR 20020047846 A KR20020047846 A KR 20020047846A KR 1020000076467 A KR1020000076467 A KR 1020000076467A KR 20000076467 A KR20000076467 A KR 20000076467A KR 20020047846 A KR20020047846 A KR 20020047846A
Authority
KR
South Korea
Prior art keywords
source
drain
region
dummy gate
hard mask
Prior art date
Application number
KR1020000076467A
Other languages
English (en)
Inventor
곽병일
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000076467A priority Critical patent/KR20020047846A/ko
Publication of KR20020047846A publication Critical patent/KR20020047846A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Abstract

본 발명은, 트랜지스터의 소오스드레인 이온주입방법에 관한 것으로서, 특히, 반도체기판 상에 P+와 N+ 졍션영역에 형성된 필드산화막 상에 더미게이트 형성한 후 각각의 P+와 N+ 활성영역에 소오스/드레인영역을 형성하기 위하여 이온을 주입할 때, 각각의 영역을 차단하는 제1,제2감광막을 적층한 후, 마스킹식각으로 스페이서를 식각한 후 소오스/드레인이온을 각각 주입하므로 필드산화막의 손상을 방지하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

트랜지스터의 소오스 드레인 이온주입방법 { Method For Injecting The Source/Drain Inon Transistor }
본 발명은 트랜지스터에 소오스/드레인영역을 형성하는 방법에 관한 것으로, 특히, 반도체기판 상에 P+와 N+ 졍션영역에 형성된 필드산화막 상에 더미게이트 형성한 후 각각의 P+와 N+ 활성영역에 소오스/드레인영역을 형성하기 위하여 이온을 주입할 때, 각각의 영역을 차단하는 제1,제2감광막을 적층한 후, 마스킹식각으로 스페이서를 식각한 후 소오스/드레인이온을 각각 주입하므로 필드산화막의 손상을 방지하도록 하는 소오스드레인영역 이온주입방법에 관한 것이다.
일반적으로, 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
상기 트랜지스터를 제조하기 위하여서는 반도체기판 상에 게이트산화막 및 게이트도전층을 적층한 후, 하드마스크 질화막을 적층하여 마스킹 식각을 게이트를 형성한 후 게이트에 산화막을 적층하여서 블랭킷 식각으로 게이트의 양측면에 스페이서막을 형성하도록 한다.
그리고, 게이트의 양측 활성영역에 소오스/드레인이온을 주입하여서 소오스/드레인영역을 형성하도록 한다.
특히, 게이트를 형성한 후 스페이서막을 형성하여서 소오스/드레인이온을 주입하는 과정을 살펴 보면, 페리영역을 오픈하는 마스크를 사용하여 페리지역을 오픈한 후 식각을 게이트의 양측에 스페이서막을 형성하고, P+소오스/드레인 마스크와 N+소오스/드레인 마스크를 각각 적층하여서 P+, N+소오스/드레인영역에 이온을 주입하여 트랜지터를 최종적으로 제조하게 된다.
그런데, 상기한 페리 오픈 마스크, P+소오스/드레인 마스크 및 N+소오스/드레인 마스크등 3개의 마스크를 사용하는 대신에 페리오픈 마스크를 사용하지 않고 공정을 진행하는 경우가 있다.
한편 아래에서 페리오픈마스크를 사용하지 않고 P+소오스/드레인 마스크 및 N+소오스/드레인 마스크등 2개의 마스크 만을 사용하여 스페이서막을 식각하고 이온을 주입하는 공정을 설명하도록 한다.
도 1a 내지 도 1c는 종래의 일 실시예에 따른 트랜지스터의 소오스 드레인영역 이온주입방법을 순차적으로 보인 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(1) 상에 P+와 N+ 졍션지역에 각각 소오스/드레인이온을 주입하고자 한다면, P+와 N+ 졍션영역에 필드산화막(2)을 형성하도록 한다.
그리고, 상기 N+영역을 차단하도록 산화막(5)과 중심선을 약간 벗어나도록제1감광막(6)을 적층한 후, P+영역에 형성되는 스페이서막을 형성한 후, 소오스/드레인이온을 주입하여 P+소오스/드레인영역(3)을 형성하도록 한다.
이 때, 상기 스페이서막 형성공정에서 필드산화막(2)에 데미지부위(8)가 발생하게 된다.
그리고, 도 1b에 도시된 바와 같이, 연속하여 필드산화막(2)의 중심선을 약간 벗어나도록 제2감광막(7)을 적층한 후에 스페이서막을 형성한 후, 소오스/드레인이온을 주입하여 N+소오스/드레인영역(4)을 형성하도록 한다.
이 때, 상기 스페이서막 형성공정에서 필드산화막(2)에 데미지부위(8)가 형서오디면서 상기 P+영역에 형성되는 스페이서막을 형성하면서 발생된 데미지부위(8)에 부가하여서 중심선을 이중으로 벗어나면서 식각부위가 이중으로 커지는 이중데미지부위(9)가 형성 되어진다.
특히, 이중데미지부위(9)는 데미지부위(8)의 식각깊이의 두배가 되는 것이 아니라 연속하여 데미지가 가하여지는 경우, 데미지 속도가 빨라져서 이중데미지부위(9)의 깊이는 휠씬 깊어진다.
이와 같이, 제2감광막(7)을 제거하게 되면, 도 1c에 도시된 바와 같은 상태로 형성되어진다.
그리고, 다른 실시예를 살펴 보면, 도 2a에 도시된 바와 같이, 반도체기판(11) 상에 N+소오스/드레인영역이 형성될 부위를 차단하도록 산화막(15) 및 제1감광막(16)을 적층하도록 한다.
이 때, 상기 제1감광막(16)을 필드산화막(12)의 중심선에서 오버랩되는 상태로 적층한 후 식각공정으로 스페이서막을 형성하게 되면, 필드산화막(12)에 데미지부위(18)가 형성되어지고, 소오스/드레인이온을 주입하여서 P+소오스/드레인영역(13)을 형성하도록 한다.
그리고, 도 2b에 도시된 바와 같이, 제1감광막(16)을 제거한 후에 제2감광막(17)을 P+소오스/드레인영역을 차단하도록 필드산화막(12)에 대하여 오버랩되는 부위에 적층하도록 한다.
이와 같은 상태에서 스페이서막 형성공정을 진행하게 되면, 필드산화막(12)에 데미지부위(18)가 발생되어지면서 오버랩된 부위에 산화막잔류부위(19)가 형성되어진다.
상기 제2감광막(17)을 제거하게 되면, 도 2c에 도시된 바와 같이, 필드산화막(12) 상에서 오버랩된 부위에 산화막 잔류부위(19)가 잔류되어진다.
그런데, 상기한 제1실시예의 경우에는 필드산화막(2)에 형성된 이중데미지부위(9)가 형성되므로 후속 포토마스크 형성공정이나 식각시에 이부분이 취약해져서 소자의 특성이 저하되는 문제점을 지닌다.
또한, 상기 필드산화막(12)상에 잔류되어진 산화막 잔류부위(19)로 인하여 후속 클리닝공정에서 붕괴되면서 파티클 소오스(Particle Source)가 되어지므로 전기적인 특성을 저하하는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 P+와 N+졍션영역에 형성된 필드산화막 상에 더미게이트 형성한 후 각각의 P+와 N+ 활성영역에 소오스/드레인영역을 형성하기 위하여 이온을 주입할 때, 각각의 영역을 차단하는 제1,제2감광막을 적층한 후, 마스킹식각으로 스페이서를 식각한 후 소오스/드레인이온을 각각 주입하므로 필드산화막의 손상을 방지하는 것이 목적이다.
도 1a 내지 도 1c는 종래의 일실시예에 따른 트랜지스터의 소오스드레인 이온주입방법을 순차적으로 보인 도면이고,
도 2a 내지 도 2c는 종래의 다른 실시예에 따른 소오스드레인 이온주입 방법을 순차적으로 보인 도면이며,
도 3a 및 도 3b는 본 발명에 따른 더미게이트를 형성하여서 소오스드레인이온을 주입할 때, 중심선을 넘어선 경우의 상태를 보인 도면이고,
도 4a 및 도 4b는 본 발명에 따른 더미게이트를 형성하여서 소오스드레인이온을 주입할 때, 중심선을 넘어서지 않은 경우의 상태를 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
22,42 : 반도체기판 24,44 : 필드산화막
26,46 : P+소오스/드레인영역
28, 48 : N+소오스/드레인영역
30,50 : 더미게이트 32, 52 : 하드마스크
34, 54 : 스페이서막 36, 56 : 제1감광막
38, 58 : 제2감광막
이러한 목적은, 반도체기판 상에 필드산화막을 형성한 후, 이 필드산화막 상에 더미게이트 및 하드마스크를 적층하여 마스킹식각을 진행하는 단계와; 상기 하드마스크 상에 산화막을 적층하여서 식각공정으로 게이트의 양측에 스페이서막을 형성하도록 하는 단계와; 상기 더미게이트의 하드마스크 상에 N+소오스/드레인영역이 형성될 부위를 차단하도록 제1감광막을 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역을 형성하도록 하는 단계와; 상기 더미게이트의 하드마스크 상에 P+소오스/드레인영역이 형성될 부위를 차단하도록 제2감광막을 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역을 형성하도록 하는 단계를 포함하여 이루어진 트랜지스터의 소오스드레인 이온주입방법을 제공함으로써 달성된다.
그리고, 상기 제1,제2감광막이 중심선에 대하여 벗어나도록 적층되는 것이 바람직 하다.
그리고, 상기 제1,제2감광막이 중심선에 대하여 오버랩(Over Lap) 되도록 적층되는 것이 바람직 하다.
이하, 첨부한 도면에 의거하여 본 발명에 따른 게이트산화막 형성방법에 대하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명에 따른 더미게이트를 형성하여서 소오스드레인이온을 주입할 때, 중심선을 넘어선 경우의 상태를 보인 도면이이다.
도 3a에 도시된 바와 같이, 반도체기판(22) 상에 필드산화막(24)을 형성한 후, 이 필드산화막(24) 상에 더미게이트(30) 및 하드마스크(32)를 적층하여 마스킹식을 진행하도록 한다.
그리고, 상기 하드마스크(32) 상에 산화막을 적층하여서 식각공정으로 게이트의 양측에 스페이서막(34)을 형성하도록 한다.
상기 더미게이트(30)의 하드마스크(32) 상에 N+소오스/드레인영역이 형성될 부위를 차단하도록 제1감광막(36)을 더미게이트(30)의 중심선에 대하여 벗어나도록 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역(26)을 형성하도록 한다.
그리고, 도 3b에 도시된 바와 같이, 상기 더미게이트(30)의 하드마스크(32) 상에 P+소오스/드레인영역이 형성될 부위를 차단하도록 제2감광막(38)을 더미게이트(30)의 중심선에 대하여 벗어나도록 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역(28)을 형성하도록 한다.
도 4a 및 도 4b는 본 발명에 따른 더미게이트를 형성하여서 소오스드레인이온을 주입할 때, 중심선을 넘어서지 않은 경우의 상태를 보인 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(24) 상에 필드산화막(44)을 형성한 후, 이 필드산화막(44) 상에 더미게이트(50) 및 하드마스크(52)를 적층하여 마스킹식각을 진행하도록 한다.
그리고, 상기 하드마스크(52) 상에 산화막을 적층하여서 식각공정으로 게이트의 양측에 스페이서막(54)을 형성하도록 한다.
그리고, 상기 더미게이트(50)의 하드마스크(52) 상에 N+소오스/드레인영역이 형성될 부위를 차단하도록 제1감광막(56)을 더미게이트(50)에 오버랩 되는 상태로 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역(56)을 형성하도록 한다.
도 4b에 도시된 바와 같이, 상기 더미게이트(50)의 하드마스크(52) 상에 P+소오스/드레인영역이 형성될 부위를 차단하도록 제2감광막(58)을 더미게이트(50)의 중심선에 대하여 오버랩되도록 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역(58)을 형성하도록 한다.
따라서, 상기한 바와 같이, 본 발명에 따른 트랜지스터의 소오스드레인이온주입방법을 이용하게 되면, 반도체기판 상에 P+와 N+ 졍션영역에 형성된 필드산화막 상에 더미게이트 형성한 후 각각의 P+와 N+ 활성영역에 소오스/드레인영역을 형성하기 위하여 이온을 주입할 때, 각각의 영역을 차단하는 제1,제2감광막을 적층한 후, 마스킹식각으로 스페이서를 식각한 후 소오스/드레인이온을 각각 주입하므로 필드산화막의 손상을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (3)

  1. 반도체기판 상에 필드산화막을 형성한 후, 이 필드산화막 상에 더미게이트 및 하드마스크를 적층하여 마스킹식각을 진행하는 단계와;
    상기 하드마스크 상에 산화막을 적층하여서 식각공정으로 게이트의 양측에 스페이서막을 형성하도록 하는 단계와;
    상기 더미게이트의 하드마스크 상에 N+소오스/드레인영역이 형성될 부위를 차단하도록 제1감광막을 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역을 형성하도록 하는 단계와;
    상기 더미게이트의 하드마스크 상에 P+소오스/드레인영역이 형성될 부위를 차단하도록 제2감광막을 적층한 후, P+영역에 이온을 주입하여서 P+소오스/드레인영역을 형성하도록 하는 단계를 포함하여 이루어진 것을 특징으로 하는 트랜지스터의 소오스드레인 이온주입방법.
  2. 제 1 항에 있어서, 상기 제1,제2감광막이 중심선에 대하여 벗어나도록 적층되는 것을 특징으로 하는 트랜지스터의 소오스드레인 이온주입방법.
  3. 제 1 항에 있어서, 상기 제1,제2감광막이 중심선에 대하여 오버랩 되도록 적층되는 것을 특징으로 하는 트랜지스터의 소오스드레인 이온주입방법.
KR1020000076467A 2000-12-14 2000-12-14 트랜지스터의 소오스 드레인 이온주입방법 KR20020047846A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000076467A KR20020047846A (ko) 2000-12-14 2000-12-14 트랜지스터의 소오스 드레인 이온주입방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000076467A KR20020047846A (ko) 2000-12-14 2000-12-14 트랜지스터의 소오스 드레인 이온주입방법

Publications (1)

Publication Number Publication Date
KR20020047846A true KR20020047846A (ko) 2002-06-22

Family

ID=27681813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000076467A KR20020047846A (ko) 2000-12-14 2000-12-14 트랜지스터의 소오스 드레인 이온주입방법

Country Status (1)

Country Link
KR (1) KR20020047846A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100606926B1 (ko) * 2004-12-30 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100835471B1 (ko) * 2002-06-29 2008-06-04 주식회사 하이닉스반도체 반도체소자의 제조방법
CN105762103A (zh) * 2016-03-08 2016-07-13 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835471B1 (ko) * 2002-06-29 2008-06-04 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100606926B1 (ko) * 2004-12-30 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
CN105762103A (zh) * 2016-03-08 2016-07-13 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
KR100752194B1 (ko) 반도체 소자의 제조 방법
KR20020047846A (ko) 트랜지스터의 소오스 드레인 이온주입방법
KR100343471B1 (ko) 반도체 소자 제조방법
KR19990002942A (ko) 에스오 아이(soi) 소자의 제조방법
KR100344825B1 (ko) 반도체소자의 제조방법
KR100223920B1 (ko) 반도체 소자의 제조 방법
KR100339430B1 (ko) 반도체소자의 제조방법
KR100487504B1 (ko) 서로 다른 게이트 스페이서 형성 방법
KR100477786B1 (ko) 반도체소자의 콘택 형성 방법
KR101016338B1 (ko) 반도체 소자의 트랜지스터 제조방법
US6638841B2 (en) Method for reducing gate length bias
KR101004813B1 (ko) 트랜지스터 제조 방법
KR100710190B1 (ko) 반도체 소자의 제조방법
KR100356784B1 (ko) 미세선폭의상보형트랜지스터(cmosfet)제조방법
JPH04246862A (ja) 半導体集積回路及び半導体集積回路製造方法
KR100223708B1 (ko) Cmos 트랜지스터 및 그의 제조 방법
KR100641482B1 (ko) 반도체 게이트 라인 형성 방법
KR100607731B1 (ko) 반도체 게이트 라인 형성 방법
KR100379534B1 (ko) 반도체 소자의 제조 방법
JPH03181136A (ja) 半導体装置の製造方法
KR20020050371A (ko) 반도체 소자의 트랜지스터 제조 방법
KR19980046004A (ko) 반도체 소자 및 그의 제조방법
JPH06132488A (ja) Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法
KR20010058392A (ko) 트랜지스터 제조방법
KR20020049934A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination