KR100223708B1 - Cmos 트랜지스터 및 그의 제조 방법 - Google Patents

Cmos 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 CMOS 트랜지스터 및 그의 제조 방법에 관한 것으로, 내부 절연막을 포함한 SOI 기판과, 상기 기판상에 형성되어 있되, n형 모오스 트랜지스터 영역 및 p형 모오스 트랜지스터 영역을 분리하기 위한 분리영역과, 상기 각 모오스 트랜지스터 영역의 기판상에 형성된 게이트 절연막과, 상기 각 모오스 트랜지스터 영역의 게이트 절연막상에 각각 형성되고, 각각 게이트 바디 및 게이트 스페이서로 구성된 게이트 전극과, 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 n+형 제 1 고농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 n+형 제 1 고농도 불순물 영역 양측에 형성된 n-형 제 1 저농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 n-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 p-형 제 1 저농도 불순물 영역과, 상기 n형 모오스 트랜지스터 영역의 기판내에 형성되어 있되, 상기 p-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 n+형 제 2 고농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 p+형 제 1 고농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 p+형 제 1 고농도 불순물 영역 양측에 형성된 p-형 제 2 저농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 p-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 n-형 제 2 저농도 불순물 영역과, 상기 p형 모오스 트랜지스터 영역의 기판내에 형성되어 있되, 상기 n-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 p+형 제 2 고농도 불순물 영역을 포함한다. 이와 같은 장치에 의해서, 게이트 스페이서의 폭으로 채널 길이를 조정함으로써 0.25㎛ 이하의 숏 채널을 형성할 수 있고, 게이트 전극이 채널 영역 뿐만아니라 LDD 구조의 드레인 영역과 오버랩되어 핫 캐리어 효과를 방지할 수 있으며, 아울러 드레인을 사이에 두고 소오스가 양측에 형성되는 구조로써 소자의 집적도를 높일 수 있다.

Description

CMOS 트랜지스터 및 그의 제조 방법
본 발명은 CMOS 트랜지스터 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 0.25㎛ 이하의 채널 길이 조절이 가능하고, 핫 캐리어(hot carrier) 효과를 감소시키는 CMOS 트랜지스터 및 그의 제조 방법에 관한 것이다.
반도체 장치의 제조기술이 발달하고, 또한 반도체 회로의 고속화에 대한 요구를 실현시키기 위해 반도체 장치는 점차 미세화, 고집적화되어 가고 있다.
특히, CMOS 트랜지스터의 경우에는 그 채널(channel)의 길이가 서브 미크론(sub-micron; 1㎛ 이하)이하의 제조는 이미 보편화되어 있고, 근래에는 서프 하프 미크론(sub-half micron), 더 나아가 서브 쿼터 미크론(sub-quarter micron)의 개발까지 이루어지고 있다.
그러나, 채널의 길이가 짧아질수록 이를 형성하는데 있어서, 사진공정기술 및 장비상의 제약으로 한계가 있고, 또한 숏 채널에 따른 핫 캐리어 효과가 심화되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 0.25㎛ 이하의 채널을 통상의 사진 장비로 형성할 수 있도록 하는 CMOS 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은, 핫 캐리어 효과를 방지할 수 있는 CMOS 트랜지스터 및 그의 제조 방법을 제공함에 있다.
도 1은 본 발명의 실시예에 따른 CMOS 트랜지스터의 레이아웃;
도 2는 도 1의 A-A' 선에 따른 단면 구조도;
도 3A 내지 도 3L은 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조 방법을 순차적으로 보여주는 공정도.
* 도면의 주요 부분에 대한 부호의 설명
1 : n형 트랜지스터 영역 2 : p형 트랜지스터 영역
10 : SOI 기판 12 : 분리영역
14 : 게이트 절연막 78, 82 : 게이트 전극
29, 39 : 드레인 영역 46, 52 : 채널 영역
66, 72 : 소오스 영역 58, 29C, 39C : 드레인 확장 영역
84 : 층간 절연막 8992 : 소오스 전극
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, CMOS 트랜지스터는, 내부 절연막을 포함한 SOI 기판과; 상기 기판상에 형성되어 있되, n형 모오스 트랜지스터 영역 및 p형 모오스 트랜지스터 영역을 분리하기 위한 분리영역과; 상기 각 모오스 트랜지스터 영역의 기판상에 형성된 게이트 절연막과; 상기 각 모오스 트랜지스터 영역의 게이트 절연막상에 각각 형성되고, 각각 게이트 바디 및 게이트 스페이서로 구성된 게이트 전극과; 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 n+형 제 1 고농도 불순물 영역과; 상기 n형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 n+형 제 1 고농도 불순물 영역 양측에 형성된 n-형 제 1 저농도 불순물 영역과; 상기 n형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 n-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 p-형 제 1 저농도 불순물 영역과; 상기 n형 모오스 트랜지스터 영역의 기판내에 형성되어 있되, 상기 p-형 제 1 저농도 불순물 영역 각각의 일측에 형성된 n+형 제 2 고농도 불순물 영역과; 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성된 p+형 제 1 고농도 불순물 영역과; 상기 p형 모오스 트랜지스터 영역의 게이트 바디 하부의 기판내에 형성되어 있되, 상기 p+형 제 1 고농도 불순물 영역 양측에 형성된 p-형 제 2 저농도 불순물 영역과; 상기 p형 모오스 트랜지스터 영역의 게이트 스페이서 하부의 기판내에 형성되어 있되, 상기 p-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 n-형 제 2 저농도 불순물 영역과; 상기 p형 모오스 트랜지스터 영역의 기판내에 형성되어 있되, 상기 n-형 제 2 저농도 불순물 영역 각각의 일측에 형성된 p+형 제 2 고농도 불순물 영역을 포함한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 의하면, CMOS 트랜지스터의 제조 방법은, SOI 기판을 준비하는 공정과; 상기 기판상에 분리영역을 형성하여 n형 모오스 트랜지스터 영역 및 p형 모오스 트랜지스터 영역을 서로 분리시키는 공정과; 기판상에 게이트 절연막 및 도핑되지 않은 제 1 폴리실리콘막을 순차적으로 형성하는 공정과; 상기 제 1 폴리실리콘막상에 상기 n형 및 p형 모오스 트랜지스터의 게이트 전극 영역을 정의하여 질화막을 형성하는 공정과; 상기 질화막을 마스크로 사용하여 고농도의 n형 불순물을 이온주입하여 상기 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막 하부에 n+형 제 1 고농도 불순물 영역을 형성하는 공정과; 상기 n형 모오스 트랜지스터 영역의 질화막을 식각하되, 상기 n형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과; 상기 식각된 질화막을 마스크로 사용하여 저농도의 n형 불순물을 이온주입하여 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막 하부의 상기 n+형 제 1 고농도 불순물 영역 양측에 n-형 제 1 저농도 불순물 영역을 형성하는 공정과; 상기 p형 모오스 트랜지스터 영역에 형성된 질화막을 마스크로 사용하여 고농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막 하부에 p+형 제 1 고농도 불순물 영역을 형성하는 공정과; 상기 p형 모오스 트랜지스터 영역의 질화막을 식각하되, 상기 p형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과; 상기 식각된 질화막을 마스크로 사용하여 저농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막 하부의 상기 p+형 제 1 고농도 불순물 영역 양측에 p-형 제 1 저농도 불순물 영역을 형성하는 공정과; 상기 n형 및 p형 모오스 트랜지스터의 상기 질화막이 식각되어 확장된 게이트 영역을 도핑되지 않은 제 2 폴리실리콘막으로 충전하는 공정과; 상기 기판상의 질화막을 제거하는 공정과; 상기 n형 모오스 트랜지스터 영역에 p형 저농도 불순물을 이온주입하여 상기 n-형 제 1 저농도 불순물 영역 각각의 일측에 p-형 제 2 저농도 불순물 영역을 형성하는 공정과; 상기 p형 모오스 트랜지스터 영역에 n형 저농도 불순물을 이온주입하여 상기 p-형 제 1 저농도 불순물 영역 각각의 일측에 n-형 제 2 저농도 불순물 영역을 형성하는 공정과; 기판상에 도핑되지 않은 제 3 폴리실리콘막을 형성하는 공정과; 상기 제 3 폴리실리콘막을 식각하여 상기 n형 및 p형 모오스 트랜지스터의 게이트 폴리 스페이서를 형성하되, 상기 각 폴리 스페이서 양측의 게이트 절연막이 노출되도록 형성하는 공정과; 상기 n형 모오스 트랜지스터의 활성영역에 n형 고농도 불순물을 이온주입하여 폴리 스페이서 하부의 상기 p-형 제 2 저농도 불순물 영역의 각각의 일측에 n+형 제 2 고농도 불순물 영역을 형성하는 공정과; 상기 p형 모오스 트랜지스터의 활성영역에 p형 고농도 불순물을 이온주입하여 폴리 스페이서 하부의 상기 n-형 제 2 저농도 불순물 영역의 각각의 일측에 p+형 제 2 고농도 불순물 영역을 형성하는 공정을 포함한다.
이와 같은 장치 및 제조 방법에 의해서, 게이트 스페이서의 폭으로 채널 길이를 조정함으로써 0.25㎛ 이하의 숏 채널을 형성할 수 있고, 게이트 전극이 채널 영역 뿐만아니라 LDD 구조의 드레인 영역과 오버랩되어 핫 캐리어 효과를 방지할 수 있으며, 아울러 드레인을 사이에 두고 소오스가 양측에 형성되는 구조로써 소자의 집적도를 높일 수 있다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3A 내지 도 3L에 있어서, 도 2에 도시된 CMOS 트랜지스터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1은 본 발명의 실시예에 따른 CMOS 트랜지스터의 레이아웃이고, 도 2는 도 1의 A-A' 선에 따른 단면 구조도이다.
도 2를 참조하면, 본 발명에 따른 CMOS 트랜지스터는 내부 절연막(4)이 형성된 SOI 기판(10)과, 상기 기판(10)상에 형성되어 있되, n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 분리하기 위한 분리영역(12)과, 상기 각 모오스 트랜지스터 영역(1, 2)에 형성된 n형 및 p형 모오스 트랜지스터를 포함한다.
이 때, 분리영역(12)은, 통상의 LOCOS 공정으로 형성되고, 상기 기판(10) 내부의 절연막(4)까지 형성되어 상기 n형 모오스 트랜지스터 영역(1)과 p형 모오스 트랜지스터 영역(2)을 서로 분리시킨다. 그리고, 상기 SOI 기판(10)은, 상기 내부 절연막(4)상의 실리콘막(6, 8)의 두께가 2000 - 5000Å 범위내의 얇은 것을 사용하고, 또한 상기 실리콘막(6, 8)은 도핑되지 않은 것을 사용한다.
먼저, 상기 n형 모오스 트랜지스터 영역(1)상에 형성된 n형 모오스 트랜지스터는, 기판(10)상에 형성된 산화막인 게이트 절연막(14a)과, 상기 게이트 절연막(14a)상에 형성되고, 게이트 바디(76) 및 게이트 스페이서(spacer)(75a)로 구성된 게이트 전극(78)과, 상기 게이트 바디(76) 하부의 기판(10)내에 형성된 드레인용 제 1 n+형 고농도 불순물 영역(24)과, 상기 게이트 바디(76) 하부의 기판(10)내에 형성되어 있되, 상기 드레인용 제 1 n+형 고농도 불순물 영역(24) 양측에 형성된 드레인용 제 1 n-형 저농도 불순물 영역(28)과, 상기 게이트 스페이서(75a) 하부의 기판(10)내에 형성되어 있되, 상기 드레인용 제 1 n-형 저농도 불순물 영역(28) 각각의 일측에 형성된 채널용 제 1 p-형 저농도 불순물 영역(46a, 46b)과, 상기 n형 모오스 트랜지스터 영역(1)의 기판(10)내에 형성되어 있되, 상기 채널용 제 1 p-형 저농도 불순물 영역(46a, 46b) 각각의 일측에 형성된 소오스용 제 2 n+형 고농도 불순물 영역(66a, 66b)을 포함한다.
다음, 상기 p형 모오스 트랜지스터 영역(2)상에 형성된 p형 모오스 트랜지스터는, 기판(10)상에 형성된 산화막인 게이트 절연막(14b)과, 상기 게이트 절연막(14b)상에 형성되고, 게이트 바디(80) 및 게이트 스페이서(75b)로 구성된 게이트 전극(82)과, 상기 게이트 바디(80) 하부의 기판(10)내에 형성된 드레인용 제 1 p+형 고농도 불순물 영역(34)과, 상기 게이트 바디(80) 하부의 기판(10)내에 형성되어 있되, 상기 드레인용 제 1 p+형 고농도 불순물 영역(34) 양측에 형성된 드레인용 제 2 p-형 저농도 불순물 영역(38)과, 상기 게이트 스페이서(75b) 하부의 기판(10)내에 형성되어 있되, 상기 드레인용 제 2 p-형 저농도 불순물 영역(38) 각각의 일측에 형성된 채널용 제 2 n-형 저농도 불순물 영역(52a, 52b)과, 상기 p형 모오스 트랜지스터 영역(2)의 기판(10)내에 형성되어 있되, 상기 채널용 제 2 n-형 저농도 불순물 영역(52a, 52b) 각각의 일측에 형성된 소오스용 제 2 p+형 고농도 불순물 영역(72a, 72b)을 포함한다.
또한, 본 발명에 따른 CMOS 트랜지스터는, 상기 드레인용 제 1 n+형 고농도 불순물 영역(24)으로부터 연장 형성된 드레인 확장용 제 3 n+형 고농도 불순물 영역(58, 29C)과, 상기 드레인용 제 1 p+형 고농도 불순물 영역(34)으로부터 연장 형성된 드레인 확장용 제 3 p+형 고농도 불순물 영역(39C)과, 기판(10) 전면에 형성된 층간 절연막(84)과, 상기 층간 절연막(84)을 관통하여 콘택홀(85, 86)을 통해 상기 소오스용 제 2 n+형 고농도 불순물 영역(66a, 66b)과 전기적으로 접속되도록 형성된 제 1 및 제 2 소오스 전극(89, 90)과, 상기 층간 절연막(84)을 관통하여 콘택홀(87, 88)을 통해 상기 소오스용 제 2 p+형 고농도 불순물 영역(72a, 72b)과 전기적으로 접속되도록 형성된 제 3 및 제 4 소오스 전극(91, 92)을 더 포함한다.
여기서, 상기 게이트 바디(76, 80)는, 제 1 폴리실리콘막(16a, 16b), 제 2 폴리실리콘막(40a, 40b), 그리고 실리사이드(silicide)막(74)이 순차적으로 적층된 다층막 구조를 갖고, 상기 게이트 스페이서(75a, 75b)는, 제 3 폴리실리콘막(60a, 60b) 및 실리사이드막(74)이 순차적으로 적층된 다층막 구조를 갖는다.
상기와 같은 구조를 갖는 CMOS 트랜지스터는, 상기 n형 및 p형 모오스 트랜지스터의 각 게이트 전극(78, 82)이 채널 영역(46, 52) 및 상기 채널 영역(46, 52) 사이의 드레인 영역(29, 39)과 오버랩되어 있고, 또한 상기 드레인 영역(29, 39)의 구조가 LDD 구조로 되어 있어, 핫 캐리어 효과를 감소시키게 된다. 또한, 상기 n형 모오스 트랜지스터의 드레인 영역(29)이 각 소오스 영역(66a, 66b)의 공통 드레인이 되고, 상기 p형 모오스 트랜지스터의 드레인 영역(39)이 각 소오스 영역(72a, 72b)의 공통 드레인이 되므로, 소자의 집적도를 높이게 된다.
이 때, 상기 각 모오스 트랜지스터의 드레인 영역(29, 39)이 각 게이트 전극(78, 82)과 완전히 오버랩되어 있으므로, 도 1에 도시된 A-A'선에 따른 단면 구조에서는 드레인 전극을 위한 콘택홀(59A, 59B)이 도시되지 않는다. 따라서, 본 발명에서는 도 1에 도시된 바와 같이 드레인 전극을 위한 콘택홀(59A, 59B)을 형성하기 위해 상기 각 드레인 영역(29, 39)으로부터 연장 형성된 각각의 드레인 확장 영역(58, 29C; 39C)을 더 포함한다. 여기서, 상기 각 모오스 트랜지스터의 드레인 전극을 위한 콘택홀(59A, 59B)이 상기 드레인 확장 영역(58, 29C; 39C)에 각각 형성되므로, 이를 통해 각 모오스 트랜지스터의 드레인 전극이 상기 각각의 드레인 영역(29, 39)과 전기적으로 연결된다.
한편, 상기 각 모오스 트랜지스터의 채널 영역(46, 52)은, 게이트 스페이서(75a, 75b)로 정의되므로, 0.25㎛ 이하의 채널을 통상의 사진 장비로 형성할 수 있다.
도 3A 내지 도 3L은 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조 방법을 순차적으로 보여주는 공정도이다.
도 3A를 참조하면, 우선, 내부 절연막(4)을 갖고, 이 절연막(4)상에 두께가 2000 - 5000Å 범위내의 얇은 실리콘막(6, 8)을 갖는 SOI 기판(10)을 준비한다. 이 때, 상기 실리콘막(6, 8)은 도핑되지 않은 것을 사용한다.
다음, 도 1에 도시된 바와 같이, 활성영역 마스크(1', 2')를 사용하여 LOCOS 공정을 진행하여 상기 기판(10)상에 n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 분리시키기 위한 분리영역(12)을 형성한다. 그리고, 상기 기판(10)상에 산화막인 게이트 절연막(14a, 14b)을 형성한 후, 도핑되지 않은 제 1 폴리실리콘막(16)을 500Å 정도 형성한다.
이어서, 상기 제 1 폴리실리콘막(16)상에 약 7000Å의 질화막(18)을 형성한 후, 상기 n형 및 p형 모오스 트랜지스터의 게이트 마스크(40C, 40D)를 사용하여 게이트 전극 영역을 정의하고, 상기 n형 모오스 트랜지스터 영역(1)이 노출되도록 제 1 포토레지스트 패턴(20)을 형성하며, 상기 n형 모오스 트랜지스터 영역(1)상에 상기 질화막(18)을 마스크로 사용하여 고농도의 n형 불순물 이온(22)을 주입하면, 도 3B에 도시된 바와 같이, 상기 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부에 고농도의 n+형 드레인 영역(24)이 형성된다.
다음, 도 3C에 있어서, 상기 n형 모오스 트랜지스터 영역(1)의 질화막(18)을 식각하되, 상기 n형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각한 후, 이 식각된 질화막(18a)을 마스크로 사용하여 저농도의 n형 불순물 이온(26)을 주입하여 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부의 상기 고농도의 n+형 드레인 영역(24)의 양측에 저농도의 n-형 드레인 영역(28)을 형성한다.
도 3D를 참조하면, 상기 제 1 포토레지스트 패턴(20)을 제거한 후, 이번에는 상기 p형 모오스 트랜지스터 영역(2)이 노출되도록 제 2 포토레지스트 패턴(30)을 형성하고, 상기 p형 모오스 트랜지스터 영역(2)에 형성된 질화막(18)을 마스크로 사용하여 고농도의 p형 불순물 이온(32)을 주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부에 고농도의 p+형 드레인 영역(34)을 형성한 후, 상기 p형 모오스 트랜지스터 영역(2)의 질화막(18)을 식각하되, 상기 p형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각한다.
이어서, 상기 식각된 질화막(18b)을 마스크로 사용하여 저농도의 p형 불순물 이온(36)을 주입하면, 도 3E에 도시된 바와 같이, p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부의 상기 고농도의 p+형 드레인 영역(34) 양측에 저농도의 p-형 드레인 영역(38)이 형성된다.
이 때, 상기 제 1 폴리실리콘막(16)이 상기 질화막(18)의 식각 정지막((etch stop layer)으로 사용되어, 질화막(18) 식각시 상기 실리콘(6, 8) 표면이 손상되지 않도록 하는 완충막 역할을 한다. 그리고, 상기 질화막(18) 식각은, 등방성 식각(isotropic etch)으로 수행되고, 상기 질화막의 두께를 2000Å 정도 식각하여, 상기 질화막 전후에 형성된 상기 n형 모오스 트랜지스터 영역(1)의 상기 각 불순물 영역(24, 28) 및 상기 p형 모오스 트랜지스터 영역(2)의 상기 각 불순물 영역(34, 38)은 각각 LDD 구조의 드레인 영역(29, 39)이 되도록 한다. 이와 같이, 상기 질화막(18) 식각 정도에 따라 LDD의 폭을 조정할 수 있다.
이어서, 도 3F를 참조하면, 상기 제 2 포토레지스트 패턴(30)을 제거한 후, 상기 질화막(18a, 18b)상에 도핑되지 않은 제 2 폴리실리콘막을 7000 - 10000Å 정도 형성한 후, 에치백(etchback)하여 상기 n형 및 p형 모오스 트랜지스터의 상기 질화막(18)이 식각되어 확장된 게이트 전극 영역을 충전(充塡)한다.
다음, 도 3G에 있어서, 상기 질화막(18a, 18b)을 제거한 후, 상기 n형 모오스 트랜지스터 영역(1)이 노출되도록 제 3 포토레지스트 패턴(42)을 형성하고, 상기 n형 모오스 트랜지스터 영역(1)에 저농도의 p-형 채널 이온(44)을 주입하여 상기 저농도의 n-형 드레인 영역(28)의 각각의 일측에 저농도의 p-형 채널 영역(46a, 46b)을 형성한 후, 상기 제 3 포토레지스트 패턴(42)을 제거한다.
그리고, 상기 p형 모오스 트랜지스터 영역(2)이 노출되도록 제 4 포토레지스트 패턴(48)을 형성하고, 상기 p형 모오스 트랜지스터 영역(2)에 저농도의 n-형 채널 이온(50)을 주입하면, 도 3H에 도시된 바와 같이, 상기 저농도의 p-형 드레인 영역(38) 각각의 일측에 저농도의 n-형 채널 영역(52a, 52b)이 형성되며, 이후 상기 제 4 포토레지스트 패턴(48)을 제거한다.
도 3I는 도 1의 B-B'선에 따른 단면 구조도이다.
도 3I를 참조하면, 상기 n형 모오스 트랜지스터의 활성영역으로부터 연장 형성된 활성영역상에 n+형 드레인 마스크(58C)를 사용하여 제 5 포토레지스트 패턴(54)을 형성하고, 고농도의 n형 불순물 이온(56)을 주입하여 고농도의 n+형 드레인 확장 영역(58, 29C)을 형성한 후 상기 제 5 포토레지스트 패턴(54)을 제거하며, 도면에는 도시되지 않았으나 상기 p형 모오스 트랜지스터의 활성영역으로부터 연장 형성된 활성영역상에 p+형 드레인 마스크(58D)를 사용하고, 고농도의 p형 불순물 이온을 주입하여 고농도의 p+형 드레인 확장 영역(39C)을 형성한다.
그리고, 도 3J에 있어서, 기판(10)상에 도핑되지 않은 제 3 폴리실리콘막을 형성하고, 이 제 3 폴리실리콘막을 식각하여 상기 n형 및 p형 모오스 트랜지스터의 게이트 폴리 스페이서(60a, 60b)를 형성하되, 상기 각 폴리 스페이서(60a, 60b) 양측의 게이트 절연막(14a, 14b)이 노출되도록 형성한다. 그리고, 상기 n형 모오스 트랜지스터의 활성영역에 n+형 소오스 마스크(66C)를 사용하여 제 6 포토레지스트 패턴(62)을 형성하고, 고농도의 n형 소오스 이온(64)을 주입하여 상기 게이트 폴리 스페이서(60a) 하부의 상기 저농도의 p-형 채널 영역(46a, 46b)의 각각의 일측에 고농도의 n+형 소오스 영역(66a, 66b)을 형성한다.
마찬가지로, 상기 제 6 포토레지스트 패턴(62)을 제거한 후, 상기 p형 모오스 트랜지스터의 활성영역에 p+형 소오스 마스크(72C)를 사용하여 제 7 포토레지스트 패턴(68)을 형성하고, 고농도의 p형 소오스 이온(70)을 주입하면, 도 3K에 도시된 바와 같이, 게이트 폴리 스페이서(60b) 하부의 상기 저농도의 n-형 채널 영역(52a, 52b)의 각각의 일측에 고농도의 p+형 소오스 영역(72a, 72b)이 형성된다.
이 때, 상기 각 게이트 폴리 스페이서(60a, 60b)의 폭이 상기 n형 및 p형 모오스 트랜지스터의 채널 길이가 되므로, 상기 각 게이트 폴리 스페이서(60a, 60b)의 폭을 조정하여 0.25㎛ 이하의 채널을 간단히 형성할 수 있다. 또한, 상기 고농도의 n+형 및 p+형 소오스 마스크(66C, 72C)가 상기 게이트 전극 영역을 포함하고 있으므로, 상기 고농도의 n+형 소오스 이온(64) 내지 고농도의 p+형 소오스 이온(70) 주입시 각 게이트용 폴리실리콘막이 같이 도핑되어 표면 채널(surface channel)이 형성된다.
마지막으로, 도 3L에 도시된 바와 같이, 상기 제 7 포토레지스트 패턴(68)을 제거한 후, 상기 n형 및 p형 모오스 트랜지스터의 상기 충전된 제 2 폴리실리콘막(40a, 40b)의 상부 및 상기 각 게이트 폴리 스페이서(60a, 60b)상에 실리사이드막(74)을 형성하여 게이트 전극(78, 82)을 형성한다.
그리고, 이 기술 분야에서 잘 알려진 공정을 수행하여 기판(10)전면에 걸쳐 층간 절연막(84)을 형성하고, 상기 n형 모오스 트랜지스터 영역(1)의 고농도의 n+형 소오스 영역(66a, 66b) 상부의 층간 절연막(84)을 관통하여 콘택홀(85, 86)을 통해 상기 고농도의 n+형 소오스 영역(66a, 66b)과 전기적으로 접속되도록 제 1 및 제 2 소오스 전극(89, 90)을 형성함과 동시에 상기 p형 모오스 트랜지스터 영역(2)의 고농도의 p+형 불순물 영역(72a, 72b) 상부의 층간 절연막을 관통하여 콘택홀(87, 88)을 통해 상기 고농도의 p+형 불순물 영역(72a, 72b)과 전기적으로 접속되도록 제 3 및 제 4 소오스 전극(91, 92)을 형성하면, 도 2에 도시된 바와 같은 CMOS 트랜지스터가 형성된다.
상술한 CMOS 트랜지스터 및 그의 제조 방법에 의해서, 게이트 스페이서의 폭으로 채널 길이를 조정함으로써 0.25㎛ 이하의 숏 채널을 형성할 수 있고, 게이트 전극이 채널 영역 뿐만아니라 LDD 구조의 드레인 영역과 오버랩되어 핫 캐리어 효과를 방지할 수 있으며, 드레인을 사이에 두고 소오스가 양측에 형성되는 구조로써 소자의 집적도를 높일 수 있는 효과가 있다.

Claims (44)

  1. 내부 절연막(4)을 포함한 SOI 기판(10)과;
    상기 기판(10)상에 형성되어 있되, n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 분리하기 위한 분리영역(12)과;
    상기 각 모오스 트랜지스터 영역(1, 2)의 기판(10)상에 형성된 게이트 절연막(14a, 14b)과;
    상기 각 모오스 트랜지스터 영역(1, 2)의 게이트 절연막(14a, 14b)상에 각각 형성되고, 각각 게이트 바디(76, 80) 및 게이트 스페이서(75a, 75b)로 구성된 게이트 전극(78, 82)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 바디(76) 하부의 기판(10)내에 형성된 n+형 제 1 고농도 불순물 영역(24)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 바디(76) 하부의 기판(10)내에 형성되어 있되, 상기 n+형 제 1 고농도 불순물 영역(24) 양측에 형성된 n-형 제 1 저농도 불순물 영역(28)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 스페이서(75a) 하부의 기판(10)내에 형성되어 있되, 상기 n-형 제 1 저농도 불순물 영역(28) 각각의 일측에 형성된 p-형 제 1 저농도 불순물 영역(46a, 46b)과;
    상기 n형 모오스 트랜지스터 영역(1)의 기판(10)내에 형성되어 있되, 상기 p-형 제 1 저농도 불순물 영역(46a, 46b) 각각의 일측에 형성된 n+형 제 2 고농도 불순물 영역(66a, 66b)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 바디(80) 하부의 기판(10)내에 형성된 p+형 제 1 고농도 불순물 영역(34)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 바디(80) 하부의 기판(10)내에 형성되어 있되, 상기 p+형 제 1 고농도 불순물 영역(34) 양측에 형성된 p-형 제 2 저농도 불순물 영역(38)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 스페이서(75b) 하부의 기판(10)내에 형성되어 있되, 상기 p-형 제 2 저농도 불순물 영역(38) 각각의 일측에 형성된 n-형 제 2 저농도 불순물 영역(52a, 52b)과;
    상기 p형 모오스 트랜지스터 영역(2)의 기판(10)내에 형성되어 있되, 상기 n-형 제 2 저농도 불순물 영역(52a, 52b) 각각의 일측에 형성된 p+형 제 2 고농도 불순물 영역(72a, 72b)을 포함하는 CMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 분리영역(12)은, 상기 기판(10) 내부의 절연막(4)까지 형성되어 상기 n형 모오스 트랜지스터 영역(1)과 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 CMOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 바디(76, 80)는, 제 1 폴리실리콘막(16a, 16b), 제 2 폴리실리콘막(40a, 40b), 그리고 실리사이드막(74)이 순차적으로 적층된 다층막 구조를 갖는 CMOS 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 스페이서(75a, 75b)는, 폴리실리콘막(60a) 및 실리사이드막(74)이 순차적으로 적층된 다층막 구조를 갖는 CMOS 트랜지스터.
  5. 제 1 항에 있어서,
    상기 n+형 제 1 고농도 불순물 영역(24) 및 n-형 제 1 저농도 불순물 영역(28)은, 상기 n형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터.
  6. 제 1 항에 있어서,
    상기 p-형 제 1 저농도 불순물 영역(46a, 46b)은, 상기 n형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터.
  7. 제 1 항에 있어서,
    상기 n+형 제 2 고농도 불순물 영역(66a, 66b)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터.
  8. 제 1 항에 있어서,
    상기 p+형 제 1 고농도 불순물 영역(34) 및 p-형 제 2 저농도 불순물 영역(38)은, 상기 p형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터.
  9. 제 1 항에 있어서,
    상기 n-형 제 2 저농도 불순물 영역(52a, 52b)은, 상기 p형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터.
  10. 제 1 항에 있어서,
    상기 p+형 제 2 고농도 불순물 영역(72a, 72b)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터.
  11. 내부 절연막(4)을 포함한 SOI 기판(10)과;
    상기 기판(10)상에 형성되어 있되, n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 분리하기 위한 분리영역(12)과;
    상기 각 모오스 트랜지스터 영역(1, 2)의 기판(10)상에 형성된 게이트 절연막(14a, 14b)과;
    상기 각 모오스 트랜지스터 영역(1, 2)의 게이트 절연막(14a, 14b)상에 각각 형성되고, 각각 게이트 바디(76, 80) 및 게이트 스페이서(75a, 75b)로 구성된 게이트 전극(78, 82)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 바디(76) 하부의 기판(10)내에 형성된 n+형 제 1 고농도 불순물 영역(24)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 바디(76) 하부의 기판(10)내에 형성되어 있되, 상기 n+형 제 1 고농도 불순물 영역(24) 양측에 형성된 n-형 제 1 저농도 불순물 영역(28)과;
    상기 n형 모오스 트랜지스터 영역(1)의 게이트 스페이서(75a) 하부의 기판(10)내에 형성되어 있되, 상기 n-형 제 1 저농도 불순물 영역(28) 각각의 일측에 형성된 p-형 제 1 저농도 불순물 영역(46a, 46b)과;
    상기 n형 모오스 트랜지스터 영역(1)의 기판(10)내에 형성되어 있되, 상기 p-형 제 1 저농도 불순물 영역(46a, 46b) 각각의 일측에 형성된 n+형 제 2 고농도 불순물 영역(66a, 66b)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 바디(80) 하부의 기판(10)내에 형성된 p+형 제 1 고농도 불순물 영역(34)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 바디(80) 하부의 기판(10)내에 형성되어 있되, 상기 p+형 제 1 고농도 불순물 영역(34) 양측에 형성된 p-형 제 2 저농도 불순물 영역(38)과;
    상기 p형 모오스 트랜지스터 영역(2)의 게이트 스페이서(75b) 하부의 기판(10)내에 형성되어 있되, 상기 p-형 제 2 저농도 불순물 영역(38) 각각의 일측에 형성된 n-형 제 2 저농도 불순물 영역(52a, 52b)과;
    상기 p형 모오스 트랜지스터 영역(2)의 기판(10)내에 형성되어 있되, 상기 n-형 제 2 저농도 불순물 영역(52a, 52b) 각각의 일측에 형성된 p+형 제 2 고농도 불순물 영역(72a, 72b)과;
    상기 n+형 제 1 고농도 불순물 영역(24)으로부터 연장 형성된 n+형 제 3 고농도 불순물 영역(58, 29C)과;
    상기 p+형 제 1 고농도 불순물 영역(34)으로부터 연장 형성된 p+형 제 3 고농도 불순물 영역(39C)과;
    기판(10) 전면에 형성된 층간 절연막(84)과;
    상기 층간 절연막(84)을 관통하여 상기 n+형 제 2 고농도 불순물 영역과 전기적으로 접속되도록 형성된 제 1 및 제 2 전극(89, 90)과;
    상기 층간 절연막(84)을 관통하여 상기 p+형 제 2 고농도 불순물 영역(72a, 72b)과 전기적으로 접속되도록 형성된 제 3 및 제 4 전극(91, 92)을 포함하는 CMOS 트랜지스터.
  12. 제 11 항에 있어서,
    상기 분리영역(12)은, 상기 기판(10) 내부의 절연막(4)까지 형성되어 상기 n형 모오스 트랜지스터 영역(1)과 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 CMOS 트랜지스터.
  13. 제 11 항에 있어서,
    상기 게이트 바디(76, 80)는, 제 1 폴리실리콘막(16a, 16b), 제 2 폴리실리콘막(40a, 40b), 그리고 실리사이드막(74)이 순차적으로 적층된 다층막 구조를 갖는 CMOS 트랜지스터.
  14. 제 11 항에 있어서,
    상기 게이트 스페이서(75a, 75b)는, 폴리실리콘막(60a, 60b) 및 실리사이드막(74)이 순차적으로 적층된 다층막 구조를 갖는 CMOS 트랜지스터.
  15. 제 11 항에 있어서,
    상기 n+형 제 1 고농도 불순물 영역(24) 및 n-형 제 1 저농도 불순물 영역(28)은, 상기 n형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터.
  16. 제 11 항에 있어서,
    상기 p-형 제 1 저농도 불순물 영역(46a, 46b)은, 상기 n형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터.
  17. 제 11 항에 있어서,
    상기 n+형 제 2 고농도 불순물 영역(66a, 66b)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터.
  18. 제 11 항에 있어서,
    상기 p+형 제 1 고농도 불순물 영역(34) 및 p-형 제 2 저농도 불순물 영역(38)은, 상기 p형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터.
  19. 제 11 항에 있어서,
    상기 n-형 제 2 저농도 불순물 영역(52a, 52b)은, 상기 p형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터.
  20. 제 11 항에 있어서,
    상기 p+형 제 2 고농도 불순물 영역(72a, 72b)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터.
  21. 제 11 항에 있어서,
    상기 n+형 제 3 고농도 불순물 영역(58, 29C)은, n형 모오스 트랜지스터의 드레인 전극을 형성하기 위한 상기 n+형 제 1 고농도 불순물 영역(24)의 확장영역인 CMOS 트랜지스터.
  22. 제 11 항에 있어서,
    상기 p+형 제 3 고농도 불순물 영역(39C)은, p형 모오스 트랜지스터의 드레인 전극을 형성하기 위한 상기 p+형 제 1 고농도 불순물 영역(34)의 확장영역인 CMOS 트랜지스터.
  23. 제 11 항에 있어서,
    상기 제 1 및 제 2 전극(89, 90)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 전극인 CMOS 트랜지스터.
  24. 제 11 항에 있어서,
    상기 제 3 및 제 4 전극(91, 92)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 전극인 CMOS 트랜지스터.
  25. SOI 기판(10)을 준비하는 공정과;
    상기 기판(10)상에 분리영역(12)을 형성하여 n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 공정과;
    기판(10)상에 게이트 절연막(14a, 14b) 및 도핑되지 않은 제 1 폴리실리콘막(16)을 순차적으로 형성하는 공정과;
    상기 제 1 폴리실리콘막(16)상에 상기 n형 및 p형 모오스 트랜지스터의 게이트 전극 영역을 정의하여 질화막(18)을 형성하는 공정과;
    상기 질화막(18)을 마스크로 사용하여 고농도의 n형 불순물을 이온주입하여 상기 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부에 n+형 제 1 고농도 불순물 영역(24)을 형성하는 공정과;
    상기 n형 모오스 트랜지스터 영역(1)의 질화막(18)을 식각하되, 상기 n형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과;
    상기 식각된 질화막(18a)을 마스크로 사용하여 저농도의 n형 불순물을 이온주입하여 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부의 상기 n+형 제 1 고농도 불순물 영역(24) 양측에 n-형 제 1 저농도 불순물 영역(28)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)에 형성된 질화막(18)을 마스크로 사용하여 고농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부에 p+형 제 1 고농도 불순물 영역(34)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)의 질화막(18)을 식각하되, 상기 p형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과;
    상기 식각된 질화막(18b)을 마스크로 사용하여 저농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부의 상기 p+형 제 1 고농도 불순물 영역(34) 양측에 p-형 제 1 저농도 불순물 영역(38)을 형성하는 공정과;
    상기 n형 및 p형 모오스 트랜지스터의 상기 질화막(18)이 식각되어 확장된 게이트 전극 영역을 도핑되지 않은 제 2 폴리실리콘막으로 충전하는 공정과;
    상기 기판(10)상의 질화막(18a, 18b)을 제거하는 공정과;
    상기 n형 모오스 트랜지스터 영역(1)에 p형 저농도 불순물을 이온주입하여 상기 n-형 제 1 저농도 불순물 영역(28) 각각의 일측에 p-형 제 2 저농도 불순물 영역(46a, 46b)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)에 n형 저농도 불순물을 이온주입하여 상기 p-형 제 1 저농도 불순물 영역(38) 각각의 일측에 n-형 제 2 저농도 불순물 영역(52a, 52b)을 형성하는 공정과;
    기판(10)상에 도핑되지 않은 제 3 폴리실리콘막을 형성하는 공정과;
    상기 제 3 폴리실리콘막을 식각하여 상기 n형 및 p형 모오스 트랜지스터의 게이트 폴리 스페이서(60a, 60b)를 형성하되, 상기 각 폴리 스페이서(60a, 60b) 양측의 게이트 절연막(14a, 14b)이 노출되도록 형성하는 공정과;
    상기 n형 모오스 트랜지스터의 활성영역에 n형 고농도 불순물을 이온주입하여 게이트 폴리 스페이서(60a) 하부의 상기 p-형 제 2 저농도 불순물 영역(46a, 46b)의 각각의 일측에 n+형 제 2 고농도 불순물 영역(66a, 66b)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터의 활성영역에 p형 고농도 불순물을 이온주입하여 게이트 폴리 스페이서(60b) 하부의 상기 n-형 제 2 저농도 불순물 영역(52a, 52b)의 각각의 일측에 p+형 제 2 고농도 불순물 영역(72a, 72b)을 형성하는 공정을 포함하는 CMOS 트랜지스터 제조 방법.
  26. 제 25 항에 있어서,
    상기 분리영역(12) 형성 공정은, 상기 기판(10) 내부의 절연막(4)까지 형성되어 상기 n형 모오스 트랜지스터 영역(1)과 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 CMOS 트랜지스터 제조 방법.
  27. 제 25 항에 있어서,
    상기 n+형 제 1 고농도 불순물 영역(24) 및 n-형 제 1 저농도 불순물 영역(28)은, 상기 n형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  28. 제 25 항에 있어서,
    상기 p+형 제 1 고농도 불순물 영역(34) 및 p-형 제 1 저농도 불순물 영역(38)은, 상기 p형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  29. 제 25 항에 있어서,
    상기 p-형 제 2 저농도 불순물 영역(46a, 46b)은, 상기 n형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  30. 제 25 항에 있어서,
    상기 n-형 제 2 저농도 불순물 영역(52a, 52b)은, 상기 p형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  31. 제 25 항에 있어서,
    상기 n+형 제 2 고농도 불순물 영역(66a, 66b)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  32. 제 25 항에 있어서,
    상기 p+형 제 2 고농도 불순물 영역(72a, 72b)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  33. SOI 기판(10)을 준비하는 공정과;
    상기 기판(10)상에 분리영역(12)을 형성하여 n형 모오스 트랜지스터 영역(1) 및 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 공정과;
    기판(10)상에 게이트 절연막(14a, 14b) 및 도핑되지 않은 제 1 폴리실리콘막(16)을 순차적으로 형성하는 공정과;
    상기 제 1 폴리실리콘막(16)상에 상기 n형 및 p형 모오스 트랜지스터의 게이트 전극 영역을 정의하여 질화막(18)을 형성하는 공정과;
    상기 질화막(18)을 마스크로 사용하여 고농도의 n형 불순물을 이온주입하여 상기 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부에 n+형 제 1 고농도 불순물 영역(24)을 형성하는 공정과;
    상기 n형 모오스 트랜지스터 영역(1)의 질화막(18)을 식각하되, 상기 n형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과;
    상기 식각된 질화막(18a)을 마스크로 사용하여 저농도의 n형 불순물을 이온주입하여 n형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14a) 하부의 상기 n+형 제 1 고농도 불순물 영역(24) 양측에 n-형 제 1 저농도 불순물 영역(28)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)에 형성된 질화막(18)을 마스크로 사용하여 고농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부에 p+형 제 1 고농도 불순물 영역(34)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)의 질화막(18)을 식각하되, 상기 p형 모오스 트랜지스터의 게이트 전극 영역보다 상대적으로 넓은 영역을 갖도록 식각하는 공정과;
    상기 식각된 질화막(18b)을 마스크로 사용하여 저농도의 p형 불순물을 이온주입하여 p형 모오스 트랜지스터의 게이트 전극 영역의 게이트 절연막(14b) 하부의 상기 p+형 제 1 고농도 불순물 영역(34) 양측에 p-형 제 1 저농도 불순물 영역(38)을 형성하는 공정과;
    상기 n형 및 p형 모오스 트랜지스터의 상기 질화막(18)이 식각되어 확장된 게이트 전극 영역을 도핑되지 않은 제 2 폴리실리콘막으로 충전하는 공정과;
    기판(10)상의 질화막(18a, 18b)을 제거하는 공정과;
    상기 n형 모오스 트랜지스터 영역(1)에 p형 저농도 불순물을 이온주입하여 상기 n-형 제 1 저농도 불순물 영역(28) 각각의 일측에 p-형 제 2 저농도 불순물 영역(46a, 46b)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터 영역(2)에 n형 저농도 불순물을 이온주입하여 상기 p-형 제 1 저농도 불순물 영역(38) 각각의 일측에 n-형 제 2 저농도 불순물 영역(52a, 52b)을 형성하는 공정과;
    상기 n형 모오스 트랜지스터의 활성영역으로부터 연장 형성된 활성영역상에 n형 고농도 불순물을 이온주입하여 n+형 제 2 고농도 불순물 영역(58, 29C)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터의 활성영역으로부터 연장 형성된 활성영역상에 p형 고농도 불순물을 이온주입하여 p+형 제 2 고농도 불순물 영역(39C)을 형성하는 공정과;
    기판(10)상에 도핑되지 않은 제 3 폴리실리콘막을 형성하는 공정과;
    상기 제 3 폴리실리콘막을 식각하여 상기 n형 및 p형 모오스 트랜지스터의 게이트 폴리 스페이서(60a, 60b)를 형성하되, 상기 각 폴리 스페이서(60a, 60b) 양측의 게이트 절연막(14a, 14b)이 노출되도록 형성하는 공정과;
    상기 n형 모오스 트랜지스터의 활성영역에 n형 고농도 불순물을 이온주입하여 게이트 폴리 스페이서(60a) 하부의 상기 p-형 제 2 저농도 불순물 영역(46a, 46b)의 각각의 일측에 n+형 제 3 고농도 불순물 영역(66a, 66b)을 형성하는 공정과;
    상기 p형 모오스 트랜지스터의 활성영역에 p형 고농도 불순물을 이온주입하여 게이트 폴리 스페이서(60b) 하부의 상기 n-형 제 2 저농도 불순물 영역(52a, 52b)의 각각의 일측에 p+형 제 3 고농도 불순물 영역(72a, 72b)을 형성하는 공정과;
    상기 n형 및 p형 모오스 트랜지스터의 상기 충전된 제 2 폴리실리콘막(40a, 40b)의 상부 및 상기 게이트 폴리 스페이서(60a, 60b)상에 실리사이드막(74)을 형성하여 게이트 전극(78, 82)을 형성하는 공정과;
    기판(10)전면에 걸쳐 층간 절연막(84)을 형성하는 공정과;
    상기 n형 모오스 트랜지스터 영역(1)의 n+형 제 3 고농도 불순물 영역(66a, 66b) 상부의 층간 절연막(84)을 관통하여 상기 n+형 제 3 고농도 불순물 영역(66a, 66b)과 전기적으로 접속되도록 제 1 및 제 2 전극(89, 90)을 형성함과 동시에 상기 p형 모오스 트랜지스터 영역(2)의 p+형 제 3 고농도 불순물 영역(72a, 72b) 상부의 층간 절연막을 관통하여 상기 p+형 제 3 고농도 불순물 영역(72a, 72b)과 전기적으로 접속되도록 제 3 및 제 4 전극(91, 92)을 형성하는 공정을 포함하는 CMOS 트랜지스터 제조 방법.
  34. 제 33 항에 있어서,
    상기 분리영역(12) 형성 공정은, 상기 기판(10) 내부의 절연막(4)까지 형성되어 상기 n형 모오스 트랜지스터 영역(1)과 p형 모오스 트랜지스터 영역(2)을 서로 분리시키는 CMOS 트랜지스터 제조 방법.
  35. 제 33 항에 있어서,
    상기 n+형 제 1 고농도 불순물 영역(24) 및 n-형 제 1 저농도 불순물 영역(28)은, 상기 n형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  36. 제 33 항에 있어서,
    상기 p+형 제 1 고농도 불순물 영역(34) 및 p-형 제 1 저농도 불순물 영역(38)은, 상기 p형 모오스 트랜지스터의 드레인 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  37. 제 33 항에 있어서,
    상기 p-형 제 2 저농도 불순물 영역(46a, 46b)은, 상기 n형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  38. 제 33 항에 있어서,
    상기 n-형 제 2 저농도 불순물 영역(52a, 52b)은, 상기 p형 모오스 트랜지스터의 채널 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  39. 제 33 항에 있어서,
    상기 n+형 제 2 고농도 불순물 영역(58, 29C)은, n형 모오스 트랜지스터의 드레인 전극을 형성하기 위한 상기 n+형 제 1 고농도 불순물 영역(24)의 확장영역인 CMOS 트랜지스터 제조 방법.
  40. 제 33 항에 있어서,
    상기 p+형 제 2 고농도 불순물 영역(39C)은, p형 모오스 트랜지스터의 드레인 전극을 형성하기 위한 상기 p+형 제 1 고농도 불순물 영역(34)의 확장영역인 CMOS 트랜지스터 제조 방법.
  41. 제 33 항에 있어서,
    상기 n+형 제 3 고농도 불순물 영역(66a, 66b)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  42. 제 33 항에 있어서,
    상기 p+형 제 3 고농도 불순물 영역(72a, 72b)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 영역으로 작용하는 CMOS 트랜지스터 제조 방법.
  43. 제 33 항에 있어서,
    상기 제 1 및 제 2 전극(89, 90)은, 각각 상기 n형 모오스 트랜지스터의 제 1 및 제 2 소오스 전극인 CMOS 트랜지스터 제조 방법.
  44. 제 33 항에 있어서,
    상기 제 3 및 제 4 전극(91, 92)은, 각각 상기 p형 모오스 트랜지스터의 제 1 및 제 2 소오스 전극인 CMOS 트랜지스터 제조 방법.
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