JP3566861B2 - 半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 239000003990 capacitor Substances 0.000 description 29
- 238000000206 photolithography Methods 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 15
- 239000010410 layer Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000003870 refractory metal Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 238000002844 melting Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置はその情報を記憶しているメモリ領域とその情報を外部と受け渡しする周辺回路領域に分けることができる。図９に示す第１の従来の半導体記憶装置の製造方法は以下の通りである。
【０００３】
まず、シリコン基板３１に選択酸化法（ＬＯＣＯＳ）またはシャロートレンチ（ＳＴＩ）によってシリコン酸化膜３２が形成される。その後、シリコン酸化膜３２が形成されていない領域にゲート酸化膜３３が形成され、その上に、ポリシリコン３４、タングステン又はモリブデンの高融点金属又は高融点金属シリサイド膜３５、エッチング時のマスク用及び反射防止用のＣＶＤ膜（図示せず。）が堆積され、フォトリソグラフィ法及びドライエッチング法によってＭＯＳトランジスタのゲート電極が全領域に形成される。
【０００４】
次に、周辺回路領域におけるトランジスタのソース及びドレインとメモリ領域におけるトランジスタのソース及びドレインとを同時又は別々に行い、１０１８〜１０１９ｃｍ−３の低濃度拡散層３８、４１を形成する。
【０００５】
次に周辺回路領域に１０２０ｃｍ−３程度の高濃度拡散層を形成するために必要な側壁保護膜３９を形成するために、ＣＶＤ法にて堆積させた、堆積温度が４００℃程度の低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）や堆積温度が７００〜９００℃程度の高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）又はＳｉＮをドライエッチング法にて全面にエッチバックすることで形成し、フォトリソグラフィ法を用いてメモリ領域をマスクし、イオン注入法を行い、周辺回路領域に高濃度拡散層４０を形成する。
【０００６】
次に、ＣＶＤ法、フォトリソグラフィ法及びドライエッチング法によりキャパシタ４３、５０及びビット線４２を有する半導体記憶装置またはそれを設けた半導体装置はその加工を行う。また、あるいはキャパシタ４３、５０及びビット線４２を有しない半導体記憶装置または半導体記憶素子を設けた半導体装置はメタル配線４４等を行う。
【０００７】
前者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極３４、３５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン４２と基板３１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン４２を加工する。
【０００８】
次に、ＣＶＤ法でキャパシタ下部電極４３とビットライン４２との間の絶縁膜を形成する。次に、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極４３と基板３１とのコンタクトホールと形成する。次に、ＣＶＤ法でＮ＋ポリシリコンを堆積し、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極４３を形成する。次に、キャパシタ用絶縁膜（図示せず）を形成し、Ｎ＋ポリシリコンをＣＶＤ法で堆積する。
【０００９】
次に、フォトリソグラフィ法及びエッチング法でキャパシタ上部電極５０を形成する。次に、キャパシタ上部電極５０とメタル配線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線４４と基板３１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線４４を形成する。
【００１０】
また、後者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極３４、３５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン４２と基板３１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン４２を加工する。
【００１１】
次に、キャパシタ上部電極５０とメタル配線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線４４と基板３１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線４４を形成する。
【００１２】
しかし、この従来の製造方法では、側壁保護膜３９を形成するときにそのドライエッチングのダメージがシリコン基板１１に入り、これに起因するリーク電流が発生したり、素子を分離するための酸化膜１２が薄くなるために分離特性が悪化してしまう。
【００１３】
このような欠点を解決する方式として、特開平３−１９１５６９号公報、特開平７−１０６４３２号公報に開示されている方法がある。これらの方法では側壁保護膜３９のエッチバック時にメモリ領域にマスクをして、メモリ領域にドライエッチングのダメージが入らないようにしている。
【００１４】
図１０に特開平３−１９１５６９号公報に開示されている第２の従来技術を示す。この例では、側壁保護膜３９のエッチバック時にメモリ領域をマスクするためにフォトレジストを使っている。メモリ領域では側壁保護膜３９がエッチングされずに高融点金属又は高融点金属シリサイド膜３５の上に残っており、メモリ領域がそのエッチングされなかった側壁保護膜３９の膜厚分高くなっている。
【００１５】
図１１に特開平７−１０６４３２号公報に開示されている第３の従来技術を示す。この例では、側壁保護膜３９のエッチバック時のメモリ領域のマスクにキャパシタ上部電極５０を用いている。
【００１６】
具体的には、低濃度拡散層３８、４１の注入までは従来と同様に行う。側壁保護膜３９を形成するための絶縁膜を堆積した後に、従来の工程では側壁保護膜３９形成のエッチングと高濃度拡散層４０を形成する前にキャパシタを形成する。キャパシタの上部電極５０をマスクにして、側壁保護膜をエッチングして形成する。その後、高濃度拡散層４０を注入する。キャパシタ上部電極５０をマスクとするので、キャパシタ部分には側壁保護膜１９形成のためのエッチングのダメージが入らない。この例でも、メモリ領域では側壁保護膜がエッチングされず、高融点金属又は高融点金属シリサイド膜３５の上に残っており、メモリ領域がその膜厚分高くなっている。
【００１７】
つまり、いずれの方法でも、メモリ領域の側壁保護膜３９がエッチングされずに残り、この時点で周辺回路領域とメモリ領域で、１０００〜３０００Å程度の余分な標高差が生じてしまう。
【００１８】
【発明が解決しようとする課題】
上述の方法では、周辺回路領域に高濃度拡散層２０を形成するのに必要な側壁保護膜１９を形成するときのドライエッチングによるダメージがシリコン基板１１に生じる。また、選択酸化法等によって形成したシリコン酸化膜が薄くかつ後退するために素子分離特性が劣化してしまい、キャパシタ４３、５０に蓄積された電荷がリークし、十分な記憶保持時間が得られない。
【００１９】
また、キャパシタ２３を有しない半導体記憶装置又は半導体装置においても、リーク電流の影響で十分な出力レベルが得られなくなる。それらの問題を解決すべく特開平３−１９１５６９号公報、特開平７−１０６４３２号公報に開示された方法があるが、これらの方法では、メモリ領域のシリコン基板へのダメージの回避、素子分離特性の劣化の抑制、且つ、メモリ領域と周辺回路領域との間に余分な標高差の発生させ、後工程の加工を困難にする。
【００２０】
これは、従来では、メモリセル部分においても、多種類の膜形成がなされており、段差が多くなっているので、逆にそのために、ドライエッチングにおいても下地のダメージを緩和しているわけであり、あまり問題になっていなかったが、近年、微細化の進展とともに、厚さ方向にも段差を小さくしなくてはならなくなってきている。フォーカスマージンを小さくしなくてはならない点もその一因として挙げられる。このフォーカスマージンにはステッパーステージの傾きやウエハのひずみやステッパーのフォーカス合わせ精度等を考慮する必要があり、デバイス構造の高低は、例え１０００Åでも減らすことが要求されている。
【００２１】
【課題を解決するための手段】
請求項１に記載の本発明の半導体記憶装置の製造方法は、同一半導体基板上に、メモリ領域と周辺回路領域とを備えた半導体記憶装置の製造方法において、
上記半導体基板上の少なくともメモリ領域及び周辺回路領域にゲート絶縁膜を形成し、更にゲート電極材料を堆積させる工程と、
上記メモリ領域上と上記周辺回路領域におけるゲート電極となる領域上とにレジストパターンを形成し、該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングする工程と、
上記レジストパターンを除去した後、上記周辺回路領域におけるソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程と、
少なくとも上記メモリ領域と上記周辺回路領域との上に絶縁膜を形成し、エッチバックすることにより、上記メモリ領域における絶縁膜を除去し、かつ上記周辺回路領域におけるゲート電極側壁に側壁保護膜を形成する工程と、
上記ゲート電極材料、上記周辺回路領域におけるゲート電極及び上記側壁保護膜をマスクとして上記周辺回路領域におけるソース・ドレイン領域の高濃度不純物領域を形成するためのイオン注入を行う工程と、
上記周辺回路領域上及び上記メモリ領域のゲート電極となる領域上とにレジストパターンを形成し、上記メモリ領域において該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングすることで側壁保護膜のないゲート電極を形成する工程と、
該レジストパターンをマスクとして上記メモリ領域のソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程とを有することを特徴とするものである。
【００２２】
また、請求項２に記載の本発明の半導体装置の製造方法は、上記絶縁膜を素子分離領域上にも形成することを特徴とする、請求項１に記載の半導体記憶装置の製造方法である。
【００２３】
【実施の形態】
以下、一の実施の形態に基づいて、本発明を詳細に説明する。
【００２４】
図１乃至図７は一の実施の形態の半導体装置の製造工程図である。尚、各図において、（ａ）はメモリ領域の断面を示し、（ｂ）は周辺回路領域のＮＭＯＳトランジスタの断面を示す。但し、周辺回路領域はＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳトランジスタ構造であるが、ＰＭＯＳトランジスタは図示していない。
【００２５】
図１（ａ）、（ｂ）に示すように、シリコン基板１の表面に選択酸化法またはシャロートレンチ法（ＳＴＩ）によって形成した膜厚２００〜６００ｎｍのシリコン酸化膜１２と膜厚６〜１２ｎｍのゲート酸化膜３をシリコン酸化膜２の無い領域に形成する。
【００２６】
次に、図２（ａ）、（ｂ）に示すように、膜厚５０〜２５０ｎｍの第１ポリシリコン膜４を堆積して、これにリンを注入又は拡散した後、膜厚５０〜２００ｎｍのタングステン等の高融点金属又は高融点金属シリサイド膜５を堆積し、さらに膜厚５０〜２５０ｎｍのＨＴＯ又はＬＴＯ又はＳｉＯＮ膜等の、エッチングマスク及び反射防止膜となる積層膜６を形成する。
【００２７】
次に、図３（ａ）、（ｂ）に示すように、フォトレジスト７をマスクに、周辺回路のＬＴＯ又はＨＴＯ又はＳｉＯＮ膜等の積層膜６をエッチングし、続いてタングステン等の高融点金属又は高融点金属シリサイド膜５及びポリシリコン膜４を順次エッチングを行い、周辺回路領域のゲート電極を形成する。尚、フォトレジスト７を用いて、積層膜６をエッチング後、フォトレジスト７を除去し、積層膜６をマスクに高融点金属又は高融点金属シリサイド膜５及びポリシリコン膜４を順次エッチングしてもよい。
【００２８】
次に、図４（ａ）、（ｂ）に示すように、フォトレジスト７を除去した後、レジスト（図示せず）でＰＭＯＳトランジスタ形成領域をマスクして、ＮＭＯＳトランジスタの低濃度のｎ型不純物のイオン注入を行って、低濃度拡散層８を形成する。次に、同様にＮＭＯＳトランジスタ形成領域をレジスト（図示せず）でマスクして、ｐ型不純物をイオン注入して、ＰＭＯＳトランジスタの低濃度拡散層（図示せず）を形成する。
【００２９】
次に、図５（ａ）、（ｂ）に示すように、側壁保護膜９を形成するためのＬＴＯ又はＨＴＯ又はＳｉＮを５０〜２５０ｎｍ堆積し、全面エッチバックを行い、側壁保護膜を形成する。このときに、ＬＴＯ又はＨＴＯ又はＳｉＮの下にあるＣＶＤ膜６を連続的にエッチングする。続いて、周辺回路の必要なところだけ開口するフォトレジストを形成し、ＮＭＯＳトランジスタの高濃度のｎ型不純物のイオン注入を行って、高濃度拡散層１０を形成する。次に、同様にＰＭＯＳトランジスタの高濃度拡散層（図示せず）を高濃度のｐ型不純物のイオン注入によって形成する。
【００３０】
次に、図６（ａ）、（ｂ）に示すように、メモリ領域の必要なところにフォトマスク１７を形成し、タングステン等の高融点金属又は高融点金属シリサイド膜及びポリシリコン膜４を順次エッチングし、メモリ領域のゲート電極を形成する。続いて、低濃度のｎ型不純物のイオン注入を行って、低濃度拡散層１１を形成する。
【００３１】
次に、図７（ａ）、（ｂ）に示すように、ＣＶＤ、フォトエッチング等を繰り返し、ビットライン１２及びキャパシタ１３、２０を形成するか、図８（ａ）、（ｂ）に示すように、キャパシタを形成せずに、ＣＶＤ、フォトエッチング等を繰り返し、メタル配線１４を形成する。
【００３２】
前者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極４、５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン１２とシリコン基板１とのコンタクトホールを形成し、次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン１２を加工する。
【００３３】
次に、ＣＶＤ法でキャパシタ下部電極１３とビットライン１２との間の絶縁膜を形成する。次に、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極１３とシリコン基板１とのコンタクトホールと形成する。次に、ＣＶＤ法でＮ＋ポリシリコンを堆積し、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極１３を形成する。次に、キャパシタ用絶縁膜（図示せず）を形成し、Ｎ＋ポリシリコンをＣＶＤ法で堆積する。
【００３４】
次に、フォトリソグラフィ法及びエッチング法でキャパシタ上部電極２０を形成する。次に、キャパシタ上部電極２０とメタル配線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線１４と基板１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線１４を形成する。
【００３５】
また、後者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極４、５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン１２とシリコン基板１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン１２を加工する。
【００３６】
次に、キャパシタ上部電極２０とメタル配線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線１４と基板１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線１４を形成する。
【００３７】
このように作製した半導体装置は、シリコン基板１へのダメージによるリーク電流の抑制、素子分離特性の劣化によるリーク電流の抑制が余分な標高差を発生させることなく作製することができる。
【００３８】
尚、本実施の形態では、周辺回路領域はＣＭＯＳトランジスタ構造としたが、ＮＭＯＳトランジスタ構造又はＰＭＯＳトランジスタ構造であってもよい。
【００３９】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、キャパシタをもった随時記憶保持動作の必要な半導体記憶装置において、余分な標高差を与えることなく、エッチングダメージを与えないようにし、データ保持特性の長い低消費電力の半導体装置を実現できる。
【００４０】
また、キャパシタを有しない読み出し専用の半導体記憶装置において、リーク電流の抑制により、読みだしレベルが下がらずに低電圧動作を実現できる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図２】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図３】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図４】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図５】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図６】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図７】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図８】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図９】第１の従来の多層配線構造の半導体装置の製造工程図である。
【図１０】第２の従来の多層配線構造の半導体装置の製造工程図である。
【図１１】第３の従来の多層配線構造の半導体装置の製造工程図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ ゲート酸化膜
４ ポリシリコン膜（ゲート電極）
５ 高融点金属膜又は高融点金属シリサイド膜（ゲート電極）
６ ハードマスク又は反射防止膜
７ フォトマスク
８ 第１の低濃度拡散層
９ 側壁保護膜
１０ 高濃度拡散層
１１ 第２の低濃度拡散層
１２ ビットライン
１３ キャパシタ下部電極
１４ メタル配線
１７ フォトマスク
２０ キャパシタ上部電極
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置はその情報を記憶しているメモリ領域とその情報を外部と受け渡しする周辺回路領域に分けることができる。図９に示す第１の従来の半導体記憶装置の製造方法は以下の通りである。
【０００３】
まず、シリコン基板３１に選択酸化法（ＬＯＣＯＳ）またはシャロートレンチ（ＳＴＩ）によってシリコン酸化膜３２が形成される。その後、シリコン酸化膜３２が形成されていない領域にゲート酸化膜３３が形成され、その上に、ポリシリコン３４、タングステン又はモリブデンの高融点金属又は高融点金属シリサイド膜３５、エッチング時のマスク用及び反射防止用のＣＶＤ膜（図示せず。）が堆積され、フォトリソグラフィ法及びドライエッチング法によってＭＯＳトランジスタのゲート電極が全領域に形成される。
【０００４】
次に、周辺回路領域におけるトランジスタのソース及びドレインとメモリ領域におけるトランジスタのソース及びドレインとを同時又は別々に行い、１０１８〜１０１９ｃｍ−３の低濃度拡散層３８、４１を形成する。
【０００５】
次に周辺回路領域に１０２０ｃｍ−３程度の高濃度拡散層を形成するために必要な側壁保護膜３９を形成するために、ＣＶＤ法にて堆積させた、堆積温度が４００℃程度の低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）や堆積温度が７００〜９００℃程度の高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）又はＳｉＮをドライエッチング法にて全面にエッチバックすることで形成し、フォトリソグラフィ法を用いてメモリ領域をマスクし、イオン注入法を行い、周辺回路領域に高濃度拡散層４０を形成する。
【０００６】
次に、ＣＶＤ法、フォトリソグラフィ法及びドライエッチング法によりキャパシタ４３、５０及びビット線４２を有する半導体記憶装置またはそれを設けた半導体装置はその加工を行う。また、あるいはキャパシタ４３、５０及びビット線４２を有しない半導体記憶装置または半導体記憶素子を設けた半導体装置はメタル配線４４等を行う。
【０００７】
前者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極３４、３５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン４２と基板３１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン４２を加工する。
【０００８】
次に、ＣＶＤ法でキャパシタ下部電極４３とビットライン４２との間の絶縁膜を形成する。次に、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極４３と基板３１とのコンタクトホールと形成する。次に、ＣＶＤ法でＮ＋ポリシリコンを堆積し、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極４３を形成する。次に、キャパシタ用絶縁膜（図示せず）を形成し、Ｎ＋ポリシリコンをＣＶＤ法で堆積する。
【０００９】
次に、フォトリソグラフィ法及びエッチング法でキャパシタ上部電極５０を形成する。次に、キャパシタ上部電極５０とメタル配線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線４４と基板３１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線４４を形成する。
【００１０】
また、後者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極３４、３５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン４２と基板３１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン４２を加工する。
【００１１】
次に、キャパシタ上部電極５０とメタル配線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線４４と基板３１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線４４を形成する。
【００１２】
しかし、この従来の製造方法では、側壁保護膜３９を形成するときにそのドライエッチングのダメージがシリコン基板１１に入り、これに起因するリーク電流が発生したり、素子を分離するための酸化膜１２が薄くなるために分離特性が悪化してしまう。
【００１３】
このような欠点を解決する方式として、特開平３−１９１５６９号公報、特開平７−１０６４３２号公報に開示されている方法がある。これらの方法では側壁保護膜３９のエッチバック時にメモリ領域にマスクをして、メモリ領域にドライエッチングのダメージが入らないようにしている。
【００１４】
図１０に特開平３−１９１５６９号公報に開示されている第２の従来技術を示す。この例では、側壁保護膜３９のエッチバック時にメモリ領域をマスクするためにフォトレジストを使っている。メモリ領域では側壁保護膜３９がエッチングされずに高融点金属又は高融点金属シリサイド膜３５の上に残っており、メモリ領域がそのエッチングされなかった側壁保護膜３９の膜厚分高くなっている。
【００１５】
図１１に特開平７−１０６４３２号公報に開示されている第３の従来技術を示す。この例では、側壁保護膜３９のエッチバック時のメモリ領域のマスクにキャパシタ上部電極５０を用いている。
【００１６】
具体的には、低濃度拡散層３８、４１の注入までは従来と同様に行う。側壁保護膜３９を形成するための絶縁膜を堆積した後に、従来の工程では側壁保護膜３９形成のエッチングと高濃度拡散層４０を形成する前にキャパシタを形成する。キャパシタの上部電極５０をマスクにして、側壁保護膜をエッチングして形成する。その後、高濃度拡散層４０を注入する。キャパシタ上部電極５０をマスクとするので、キャパシタ部分には側壁保護膜１９形成のためのエッチングのダメージが入らない。この例でも、メモリ領域では側壁保護膜がエッチングされず、高融点金属又は高融点金属シリサイド膜３５の上に残っており、メモリ領域がその膜厚分高くなっている。
【００１７】
つまり、いずれの方法でも、メモリ領域の側壁保護膜３９がエッチングされずに残り、この時点で周辺回路領域とメモリ領域で、１０００〜３０００Å程度の余分な標高差が生じてしまう。
【００１８】
【発明が解決しようとする課題】
上述の方法では、周辺回路領域に高濃度拡散層２０を形成するのに必要な側壁保護膜１９を形成するときのドライエッチングによるダメージがシリコン基板１１に生じる。また、選択酸化法等によって形成したシリコン酸化膜が薄くかつ後退するために素子分離特性が劣化してしまい、キャパシタ４３、５０に蓄積された電荷がリークし、十分な記憶保持時間が得られない。
【００１９】
また、キャパシタ２３を有しない半導体記憶装置又は半導体装置においても、リーク電流の影響で十分な出力レベルが得られなくなる。それらの問題を解決すべく特開平３−１９１５６９号公報、特開平７−１０６４３２号公報に開示された方法があるが、これらの方法では、メモリ領域のシリコン基板へのダメージの回避、素子分離特性の劣化の抑制、且つ、メモリ領域と周辺回路領域との間に余分な標高差の発生させ、後工程の加工を困難にする。
【００２０】
これは、従来では、メモリセル部分においても、多種類の膜形成がなされており、段差が多くなっているので、逆にそのために、ドライエッチングにおいても下地のダメージを緩和しているわけであり、あまり問題になっていなかったが、近年、微細化の進展とともに、厚さ方向にも段差を小さくしなくてはならなくなってきている。フォーカスマージンを小さくしなくてはならない点もその一因として挙げられる。このフォーカスマージンにはステッパーステージの傾きやウエハのひずみやステッパーのフォーカス合わせ精度等を考慮する必要があり、デバイス構造の高低は、例え１０００Åでも減らすことが要求されている。
【００２１】
【課題を解決するための手段】
請求項１に記載の本発明の半導体記憶装置の製造方法は、同一半導体基板上に、メモリ領域と周辺回路領域とを備えた半導体記憶装置の製造方法において、
上記半導体基板上の少なくともメモリ領域及び周辺回路領域にゲート絶縁膜を形成し、更にゲート電極材料を堆積させる工程と、
上記メモリ領域上と上記周辺回路領域におけるゲート電極となる領域上とにレジストパターンを形成し、該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングする工程と、
上記レジストパターンを除去した後、上記周辺回路領域におけるソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程と、
少なくとも上記メモリ領域と上記周辺回路領域との上に絶縁膜を形成し、エッチバックすることにより、上記メモリ領域における絶縁膜を除去し、かつ上記周辺回路領域におけるゲート電極側壁に側壁保護膜を形成する工程と、
上記ゲート電極材料、上記周辺回路領域におけるゲート電極及び上記側壁保護膜をマスクとして上記周辺回路領域におけるソース・ドレイン領域の高濃度不純物領域を形成するためのイオン注入を行う工程と、
上記周辺回路領域上及び上記メモリ領域のゲート電極となる領域上とにレジストパターンを形成し、上記メモリ領域において該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングすることで側壁保護膜のないゲート電極を形成する工程と、
該レジストパターンをマスクとして上記メモリ領域のソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程とを有することを特徴とするものである。
【００２２】
また、請求項２に記載の本発明の半導体装置の製造方法は、上記絶縁膜を素子分離領域上にも形成することを特徴とする、請求項１に記載の半導体記憶装置の製造方法である。
【００２３】
【実施の形態】
以下、一の実施の形態に基づいて、本発明を詳細に説明する。
【００２４】
図１乃至図７は一の実施の形態の半導体装置の製造工程図である。尚、各図において、（ａ）はメモリ領域の断面を示し、（ｂ）は周辺回路領域のＮＭＯＳトランジスタの断面を示す。但し、周辺回路領域はＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳトランジスタ構造であるが、ＰＭＯＳトランジスタは図示していない。
【００２５】
図１（ａ）、（ｂ）に示すように、シリコン基板１の表面に選択酸化法またはシャロートレンチ法（ＳＴＩ）によって形成した膜厚２００〜６００ｎｍのシリコン酸化膜１２と膜厚６〜１２ｎｍのゲート酸化膜３をシリコン酸化膜２の無い領域に形成する。
【００２６】
次に、図２（ａ）、（ｂ）に示すように、膜厚５０〜２５０ｎｍの第１ポリシリコン膜４を堆積して、これにリンを注入又は拡散した後、膜厚５０〜２００ｎｍのタングステン等の高融点金属又は高融点金属シリサイド膜５を堆積し、さらに膜厚５０〜２５０ｎｍのＨＴＯ又はＬＴＯ又はＳｉＯＮ膜等の、エッチングマスク及び反射防止膜となる積層膜６を形成する。
【００２７】
次に、図３（ａ）、（ｂ）に示すように、フォトレジスト７をマスクに、周辺回路のＬＴＯ又はＨＴＯ又はＳｉＯＮ膜等の積層膜６をエッチングし、続いてタングステン等の高融点金属又は高融点金属シリサイド膜５及びポリシリコン膜４を順次エッチングを行い、周辺回路領域のゲート電極を形成する。尚、フォトレジスト７を用いて、積層膜６をエッチング後、フォトレジスト７を除去し、積層膜６をマスクに高融点金属又は高融点金属シリサイド膜５及びポリシリコン膜４を順次エッチングしてもよい。
【００２８】
次に、図４（ａ）、（ｂ）に示すように、フォトレジスト７を除去した後、レジスト（図示せず）でＰＭＯＳトランジスタ形成領域をマスクして、ＮＭＯＳトランジスタの低濃度のｎ型不純物のイオン注入を行って、低濃度拡散層８を形成する。次に、同様にＮＭＯＳトランジスタ形成領域をレジスト（図示せず）でマスクして、ｐ型不純物をイオン注入して、ＰＭＯＳトランジスタの低濃度拡散層（図示せず）を形成する。
【００２９】
次に、図５（ａ）、（ｂ）に示すように、側壁保護膜９を形成するためのＬＴＯ又はＨＴＯ又はＳｉＮを５０〜２５０ｎｍ堆積し、全面エッチバックを行い、側壁保護膜を形成する。このときに、ＬＴＯ又はＨＴＯ又はＳｉＮの下にあるＣＶＤ膜６を連続的にエッチングする。続いて、周辺回路の必要なところだけ開口するフォトレジストを形成し、ＮＭＯＳトランジスタの高濃度のｎ型不純物のイオン注入を行って、高濃度拡散層１０を形成する。次に、同様にＰＭＯＳトランジスタの高濃度拡散層（図示せず）を高濃度のｐ型不純物のイオン注入によって形成する。
【００３０】
次に、図６（ａ）、（ｂ）に示すように、メモリ領域の必要なところにフォトマスク１７を形成し、タングステン等の高融点金属又は高融点金属シリサイド膜及びポリシリコン膜４を順次エッチングし、メモリ領域のゲート電極を形成する。続いて、低濃度のｎ型不純物のイオン注入を行って、低濃度拡散層１１を形成する。
【００３１】
次に、図７（ａ）、（ｂ）に示すように、ＣＶＤ、フォトエッチング等を繰り返し、ビットライン１２及びキャパシタ１３、２０を形成するか、図８（ａ）、（ｂ）に示すように、キャパシタを形成せずに、ＣＶＤ、フォトエッチング等を繰り返し、メタル配線１４を形成する。
【００３２】
前者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極４、５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン１２とシリコン基板１とのコンタクトホールを形成し、次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン１２を加工する。
【００３３】
次に、ＣＶＤ法でキャパシタ下部電極１３とビットライン１２との間の絶縁膜を形成する。次に、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極１３とシリコン基板１とのコンタクトホールと形成する。次に、ＣＶＤ法でＮ＋ポリシリコンを堆積し、フォトリソグラフィ法及びエッチング法でキャパシタ下部電極１３を形成する。次に、キャパシタ用絶縁膜（図示せず）を形成し、Ｎ＋ポリシリコンをＣＶＤ法で堆積する。
【００３４】
次に、フォトリソグラフィ法及びエッチング法でキャパシタ上部電極２０を形成する。次に、キャパシタ上部電極２０とメタル配線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線１４と基板１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線１４を形成する。
【００３５】
また、後者の構造の具体的な製造方法は、以下の通りである。
まず、ＣＶＤ法でゲート電極４、５上に絶縁膜を形成し、フォトリソグラフィ法及びエッチング法でビットライン１２とシリコン基板１とのコンタクトホールを形成する。次に、ＣＶＤ法でタングステンシリサイド等の高融点金属シリサイド／Ｎ＋ポリシリコンを形成し、フォトリソグラフィ法及びエッチング法でビットライン１２を加工する。
【００３６】
次に、キャパシタ上部電極２０とメタル配線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法及びエッチング法でメタル配線１４と基板１との間のコンタクトホールを形成する。次に、スパッタ法でメタルを堆積した後、フォトリソグラフィ法及びエッチング法でメタル配線１４を形成する。
【００３７】
このように作製した半導体装置は、シリコン基板１へのダメージによるリーク電流の抑制、素子分離特性の劣化によるリーク電流の抑制が余分な標高差を発生させることなく作製することができる。
【００３８】
尚、本実施の形態では、周辺回路領域はＣＭＯＳトランジスタ構造としたが、ＮＭＯＳトランジスタ構造又はＰＭＯＳトランジスタ構造であってもよい。
【００３９】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、キャパシタをもった随時記憶保持動作の必要な半導体記憶装置において、余分な標高差を与えることなく、エッチングダメージを与えないようにし、データ保持特性の長い低消費電力の半導体装置を実現できる。
【００４０】
また、キャパシタを有しない読み出し専用の半導体記憶装置において、リーク電流の抑制により、読みだしレベルが下がらずに低電圧動作を実現できる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図２】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図３】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図４】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図５】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図６】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図７】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図８】（ａ）は本発明の一実施の形態の半導体装置の製造工程のメモリ領域の一部断面図であり、（ｂ）は同半導体装置の製造工程の周辺回路領域の一部断面図である。
【図９】第１の従来の多層配線構造の半導体装置の製造工程図である。
【図１０】第２の従来の多層配線構造の半導体装置の製造工程図である。
【図１１】第３の従来の多層配線構造の半導体装置の製造工程図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ ゲート酸化膜
４ ポリシリコン膜（ゲート電極）
５ 高融点金属膜又は高融点金属シリサイド膜（ゲート電極）
６ ハードマスク又は反射防止膜
７ フォトマスク
８ 第１の低濃度拡散層
９ 側壁保護膜
１０ 高濃度拡散層
１１ 第２の低濃度拡散層
１２ ビットライン
１３ キャパシタ下部電極
１４ メタル配線
１７ フォトマスク
２０ キャパシタ上部電極
Claims (2)
- 同一半導体基板上に、メモリ領域と周辺回路領域とを備えた半導体記憶装置の製造方法において、
上記半導体基板上の少なくともメモリ領域及び周辺回路領域にゲート絶縁膜を形成し、更にゲート電極材料を堆積させる工程と、
上記メモリ領域上と上記周辺回路領域におけるゲート電極となる領域上とにレジストパターンを形成し、該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングする工程と、
上記レジストパターンを除去した後、上記周辺回路領域におけるソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程と、
少なくとも上記メモリ領域と上記周辺回路領域との上に絶縁膜を形成し、エッチバックすることにより、上記メモリ領域における絶縁膜を除去し、かつ上記周辺回路領域におけるゲート電極側壁に側壁保護膜を形成する工程と、
上記ゲート電極材料、上記周辺回路領域におけるゲート電極及び上記側壁保護膜をマスクとして上記周辺回路領域におけるソース・ドレイン領域の高濃度不純物領域を形成するためのイオン注入を行う工程と、
上記周辺回路領域上及び上記メモリ領域のゲート電極となる領域上とにレジストパターンを形成し、上記メモリ領域において該レジストパターンをマスクとして上記ゲート絶縁膜及びゲート電極をパターニングすることで側壁保護膜のないゲート電極を形成する工程と、
該レジストパターンをマスクとして上記メモリ領域のソース・ドレイン領域の低濃度不純物領域を形成するためのイオン注入を行う工程とを有することを特徴とする、半導体記憶装置の製造方法。 - 上記絶縁膜を素子分離領域上にも形成することを特徴とする、請求項１に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27677498A JP3566861B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27677498A JP3566861B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114477A JP2000114477A (ja) | 2000-04-21 |
| JP3566861B2 true JP3566861B2 (ja) | 2004-09-15 |
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|---|---|---|---|---|
| USRE46890E1 (en) * | 2001-01-12 | 2018-06-12 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device having contact pad on source/drain region in peripheral circuit area |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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|---|---|
| JP2000114477A (ja) | 2000-04-21 |
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