JP2000114477A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリ領域のシリコン基板へのダメージの回
避、素子分離特性の劣化の抑制、且つ、メモリ領域と周
辺回路領域との間に余分な標高差の発生させ、後工程の
加工を困難にする。 【解決手段】 半導体基板上の少なくともメモリ領域及
び周辺回路領域に上記ゲート絶縁膜及びゲート電極をパ
ターニングする。レジストパターンをマスクに上記周辺
回路領域におけるソース・ドレイン領域の低濃度不純物
領域を形成するためのイオン注入を行う。周辺回路領域
におけるゲート電極側壁に側壁保護膜を形成する。ゲー
ト電極材料、周辺回路領域におけるゲート電極及び側壁
保護膜をマスクに周辺回路領域におけるソース・ドレイ
ン領域の高濃度不純物領域を形成するためのイオン注入
を行う。周辺回路領域上及びメモリ領域のゲート電極と
なる領域上とにレジストパターンを形成し、ゲート絶縁
膜及びゲート電極をパターニングする。レジストパター
ンをマスクにメモリ領域のソース・ドレイン領域の高濃
度不純物領域を形成するためのイオン注入を行う。
避、素子分離特性の劣化の抑制、且つ、メモリ領域と周
辺回路領域との間に余分な標高差の発生させ、後工程の
加工を困難にする。 【解決手段】 半導体基板上の少なくともメモリ領域及
び周辺回路領域に上記ゲート絶縁膜及びゲート電極をパ
ターニングする。レジストパターンをマスクに上記周辺
回路領域におけるソース・ドレイン領域の低濃度不純物
領域を形成するためのイオン注入を行う。周辺回路領域
におけるゲート電極側壁に側壁保護膜を形成する。ゲー
ト電極材料、周辺回路領域におけるゲート電極及び側壁
保護膜をマスクに周辺回路領域におけるソース・ドレイ
ン領域の高濃度不純物領域を形成するためのイオン注入
を行う。周辺回路領域上及びメモリ領域のゲート電極と
なる領域上とにレジストパターンを形成し、ゲート絶縁
膜及びゲート電極をパターニングする。レジストパター
ンをマスクにメモリ領域のソース・ドレイン領域の高濃
度不純物領域を形成するためのイオン注入を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置はその情報を記憶してい
るメモリ領域とその情報を外部と受け渡しする周辺回路
領域に分けることができる。図９に示す第１の従来の半
導体記憶装置の製造方法は以下の通りである。
るメモリ領域とその情報を外部と受け渡しする周辺回路
領域に分けることができる。図９に示す第１の従来の半
導体記憶装置の製造方法は以下の通りである。
【０００３】まず、シリコン基板３１に選択酸化法（Ｌ
ＯＣＯＳ）またはシャロートレンチ（ＳＴＩ）によって
シリコン酸化膜３２が形成される。その後、シリコン酸
化膜３２が形成されていない領域にゲート酸化膜３３が
形成され、その上に、ポリシリコン３４、タングステン
又はモリブデンの高融点金属又は高融点金属シリサイド
膜３５、エッチング時のマスク用及び反射防止用のＣＶ
Ｄ膜（図示せず。）が堆積され、フォトリソグラフィ法
及びドライエッチング法によってＭＯＳトランジスタの
ゲート電極が全領域に形成される。
ＯＣＯＳ）またはシャロートレンチ（ＳＴＩ）によって
シリコン酸化膜３２が形成される。その後、シリコン酸
化膜３２が形成されていない領域にゲート酸化膜３３が
形成され、その上に、ポリシリコン３４、タングステン
又はモリブデンの高融点金属又は高融点金属シリサイド
膜３５、エッチング時のマスク用及び反射防止用のＣＶ
Ｄ膜（図示せず。）が堆積され、フォトリソグラフィ法
及びドライエッチング法によってＭＯＳトランジスタの
ゲート電極が全領域に形成される。
【０００４】次に、周辺回路領域におけるトランジスタ
のソース及びドレインとメモリ領域におけるトランジス
タのソース及びドレインとを同時又は別々に行い、１０
18〜１０19ｃｍ-3の低濃度拡散層３８、４１を形成す
る。
のソース及びドレインとメモリ領域におけるトランジス
タのソース及びドレインとを同時又は別々に行い、１０
18〜１０19ｃｍ-3の低濃度拡散層３８、４１を形成す
る。
【０００５】次に周辺回路領域に１０20ｃｍ-3程度の高
濃度拡散層を形成するために必要な側壁保護膜３９を形
成するために、ＣＶＤ法にて堆積させた、堆積温度が４
００℃程度の低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ）や堆積温度が７００〜９００℃程度
の高温酸化膜（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘ
ｉｄｅ）又はＳｉＮをドライエッチング法にて全面にエ
ッチバックすることで形成し、フォトリソグラフィ法を
用いてメモリ領域をマスクし、イオン注入法を行い、周
辺回路領域に高濃度拡散層４０を形成する。
濃度拡散層を形成するために必要な側壁保護膜３９を形
成するために、ＣＶＤ法にて堆積させた、堆積温度が４
００℃程度の低温酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｏｘｉｄｅ）や堆積温度が７００〜９００℃程度
の高温酸化膜（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘ
ｉｄｅ）又はＳｉＮをドライエッチング法にて全面にエ
ッチバックすることで形成し、フォトリソグラフィ法を
用いてメモリ領域をマスクし、イオン注入法を行い、周
辺回路領域に高濃度拡散層４０を形成する。
【０００６】次に、ＣＶＤ法、フォトリソグラフィ法及
びドライエッチング法によりキャパシタ４３、５０及び
ビット線４２を有する半導体記憶装置またはそれを設け
た半導体装置はその加工を行う。また、あるいはキャパ
シタ４３、５０及びビット線４２を有しない半導体記憶
装置または半導体記憶素子を設けた半導体装置はメタル
配線４４等を行う。
びドライエッチング法によりキャパシタ４３、５０及び
ビット線４２を有する半導体記憶装置またはそれを設け
た半導体装置はその加工を行う。また、あるいはキャパ
シタ４３、５０及びビット線４２を有しない半導体記憶
装置または半導体記憶素子を設けた半導体装置はメタル
配線４４等を行う。
【０００７】前者の構造の具体的な製造方法は、以下の
通りである。まず、ＣＶＤ法でゲート電極３４、３５上
に絶縁膜を形成し、フォトリソグラフィ法及びエッチン
グ法でビットライン４２と基板３１とのコンタクトホー
ルを形成する。次に、ＣＶＤ法でタングステンシリサイ
ド等の高融点金属シリサイド／Ｎ+ポリシリコンを形成
し、フォトリソグラフィ法及びエッチング法でビットラ
イン４２を加工する。
通りである。まず、ＣＶＤ法でゲート電極３４、３５上
に絶縁膜を形成し、フォトリソグラフィ法及びエッチン
グ法でビットライン４２と基板３１とのコンタクトホー
ルを形成する。次に、ＣＶＤ法でタングステンシリサイ
ド等の高融点金属シリサイド／Ｎ+ポリシリコンを形成
し、フォトリソグラフィ法及びエッチング法でビットラ
イン４２を加工する。
【０００８】次に、ＣＶＤ法でキャパシタ下部電極４３
とビットライン４２との間の絶縁膜を形成する。次に、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極４３と基板３１とのコンタクトホールと形成す
る。次に、ＣＶＤ法でＮ+ポリシリコンを堆積し、フォ
トリソグラフィ法及びエッチング法でキャパシタ下部電
極４３を形成する。次に、キャパシタ用絶縁膜（図示せ
ず）を形成し、Ｎ+ポリシリコンをＣＶＤ法で堆積す
る。
とビットライン４２との間の絶縁膜を形成する。次に、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極４３と基板３１とのコンタクトホールと形成す
る。次に、ＣＶＤ法でＮ+ポリシリコンを堆積し、フォ
トリソグラフィ法及びエッチング法でキャパシタ下部電
極４３を形成する。次に、キャパシタ用絶縁膜（図示せ
ず）を形成し、Ｎ+ポリシリコンをＣＶＤ法で堆積す
る。
【０００９】次に、フォトリソグラフィ法及びエッチン
グ法でキャパシタ上部電極５０を形成する。次に、キャ
パシタ上部電極５０とメタル配線４４との間の層間絶縁
膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法
及びエッチング法でメタル配線４４と基板３１との間の
コンタクトホールを形成する。次に、スパッタ法でメタ
ルを堆積した後、フォトリソグラフィ法及びエッチング
法でメタル配線４４を形成する。
グ法でキャパシタ上部電極５０を形成する。次に、キャ
パシタ上部電極５０とメタル配線４４との間の層間絶縁
膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法
及びエッチング法でメタル配線４４と基板３１との間の
コンタクトホールを形成する。次に、スパッタ法でメタ
ルを堆積した後、フォトリソグラフィ法及びエッチング
法でメタル配線４４を形成する。
【００１０】また、後者の構造の具体的な製造方法は、
以下の通りである。まず、ＣＶＤ法でゲート電極３４、
３５上に絶縁膜を形成し、フォトリソグラフィ法及びエ
ッチング法でビットライン４２と基板３１とのコンタク
トホールを形成する。次に、ＣＶＤ法でタングステンシ
リサイド等の高融点金属シリサイド／Ｎ+ポリシリコン
を形成し、フォトリソグラフィ法及びエッチング法でビ
ットライン４２を加工する。
以下の通りである。まず、ＣＶＤ法でゲート電極３４、
３５上に絶縁膜を形成し、フォトリソグラフィ法及びエ
ッチング法でビットライン４２と基板３１とのコンタク
トホールを形成する。次に、ＣＶＤ法でタングステンシ
リサイド等の高融点金属シリサイド／Ｎ+ポリシリコン
を形成し、フォトリソグラフィ法及びエッチング法でビ
ットライン４２を加工する。
【００１１】次に、キャパシタ上部電極５０とメタル配
線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次
に、フォトリソグラフィ法及びエッチング法でメタル配
線４４と基板３１との間のコンタクトホールを形成す
る。次に、スパッタ法でメタルを堆積した後、フォトリ
ソグラフィ法及びエッチング法でメタル配線４４を形成
する。
線４４との間の層間絶縁膜をＣＶＤ法で堆積する。次
に、フォトリソグラフィ法及びエッチング法でメタル配
線４４と基板３１との間のコンタクトホールを形成す
る。次に、スパッタ法でメタルを堆積した後、フォトリ
ソグラフィ法及びエッチング法でメタル配線４４を形成
する。
【００１２】しかし、この従来の製造方法では、側壁保
護膜３９を形成するときにそのドライエッチングのダメ
ージがシリコン基板１１に入り、これに起因するリーク
電流が発生したり、素子を分離するための酸化膜１２が
薄くなるために分離特性が悪化してしまう。
護膜３９を形成するときにそのドライエッチングのダメ
ージがシリコン基板１１に入り、これに起因するリーク
電流が発生したり、素子を分離するための酸化膜１２が
薄くなるために分離特性が悪化してしまう。
【００１３】このような欠点を解決する方式として、特
開平３−１９１５６９号公報、特開平７−１０６４３２
号公報に開示されている方法がある。これらの方法では
側壁保護膜３９のエッチバック時にメモリ領域にマスク
をして、メモリ領域にドライエッチングのダメージが入
らないようにしている。
開平３−１９１５６９号公報、特開平７−１０６４３２
号公報に開示されている方法がある。これらの方法では
側壁保護膜３９のエッチバック時にメモリ領域にマスク
をして、メモリ領域にドライエッチングのダメージが入
らないようにしている。
【００１４】図１０に特開平３−１９１５６９号公報に
開示されている第２の従来技術を示す。この例では、側
壁保護膜３９のエッチバック時にメモリ領域をマスクす
るためにフォトレジストを使っている。メモリ領域では
側壁保護膜３９がエッチングされずに高融点金属又は高
融点金属シリサイド膜３５の上に残っており、メモリ領
域がそのエッチングされなかった側壁保護膜３９の膜厚
分高くなっている。
開示されている第２の従来技術を示す。この例では、側
壁保護膜３９のエッチバック時にメモリ領域をマスクす
るためにフォトレジストを使っている。メモリ領域では
側壁保護膜３９がエッチングされずに高融点金属又は高
融点金属シリサイド膜３５の上に残っており、メモリ領
域がそのエッチングされなかった側壁保護膜３９の膜厚
分高くなっている。
【００１５】図１１に特開平７−１０６４３２号公報に
開示されている第３の従来技術を示す。この例では、側
壁保護膜３９のエッチバック時のメモリ領域のマスクに
キャパシタ上部電極５０を用いている。
開示されている第３の従来技術を示す。この例では、側
壁保護膜３９のエッチバック時のメモリ領域のマスクに
キャパシタ上部電極５０を用いている。
【００１６】具体的には、低濃度拡散層３８、４１の注
入までは従来と同様に行う。側壁保護膜３９を形成する
ための絶縁膜を堆積した後に、従来の工程では側壁保護
膜３９形成のエッチングと高濃度拡散層４０を形成する
前にキャパシタを形成する。キャパシタの上部電極５０
をマスクにして、側壁保護膜をエッチングして形成す
る。その後、高濃度拡散層４０を注入する。キャパシタ
上部電極５０をマスクとするので、キャパシタ部分には
側壁保護膜１９形成のためのエッチングのダメージが入
らない。この例でも、メモリ領域では側壁保護膜がエッ
チングされず、高融点金属又は高融点金属シリサイド膜
３５の上に残っており、メモリ領域がその膜厚分高くな
っている。
入までは従来と同様に行う。側壁保護膜３９を形成する
ための絶縁膜を堆積した後に、従来の工程では側壁保護
膜３９形成のエッチングと高濃度拡散層４０を形成する
前にキャパシタを形成する。キャパシタの上部電極５０
をマスクにして、側壁保護膜をエッチングして形成す
る。その後、高濃度拡散層４０を注入する。キャパシタ
上部電極５０をマスクとするので、キャパシタ部分には
側壁保護膜１９形成のためのエッチングのダメージが入
らない。この例でも、メモリ領域では側壁保護膜がエッ
チングされず、高融点金属又は高融点金属シリサイド膜
３５の上に残っており、メモリ領域がその膜厚分高くな
っている。
【００１７】つまり、いずれの方法でも、メモリ領域の
側壁保護膜３９がエッチングされずに残り、この時点で
周辺回路領域とメモリ領域で、１０００〜３０００Å程
度の余分な標高差が生じてしまう。
側壁保護膜３９がエッチングされずに残り、この時点で
周辺回路領域とメモリ領域で、１０００〜３０００Å程
度の余分な標高差が生じてしまう。
【００１８】
【発明が解決しようとする課題】上述の方法では、周辺
回路領域に高濃度拡散層２０を形成するのに必要な側壁
保護膜１９を形成するときのドライエッチングによるダ
メージがシリコン基板１１に生じる。また、選択酸化法
等によって形成したシリコン酸化膜が薄くかつ後退する
ために素子分離特性が劣化してしまい、キャパシタ４
３、５０に蓄積された電荷がリークし、十分な記憶保持
時間が得られない。
回路領域に高濃度拡散層２０を形成するのに必要な側壁
保護膜１９を形成するときのドライエッチングによるダ
メージがシリコン基板１１に生じる。また、選択酸化法
等によって形成したシリコン酸化膜が薄くかつ後退する
ために素子分離特性が劣化してしまい、キャパシタ４
３、５０に蓄積された電荷がリークし、十分な記憶保持
時間が得られない。
【００１９】また、キャパシタ２３を有しない半導体記
憶装置又は半導体装置においても、リーク電流の影響で
十分な出力レベルが得られなくなる。それらの問題を解
決すべく特開平３−１９１５６９号公報、特開平７−１
０６４３２号公報に開示された方法があるが、これらの
方法では、メモリ領域のシリコン基板へのダメージの回
避、素子分離特性の劣化の抑制、且つ、メモリ領域と周
辺回路領域との間に余分な標高差の発生させ、後工程の
加工を困難にする。
憶装置又は半導体装置においても、リーク電流の影響で
十分な出力レベルが得られなくなる。それらの問題を解
決すべく特開平３−１９１５６９号公報、特開平７−１
０６４３２号公報に開示された方法があるが、これらの
方法では、メモリ領域のシリコン基板へのダメージの回
避、素子分離特性の劣化の抑制、且つ、メモリ領域と周
辺回路領域との間に余分な標高差の発生させ、後工程の
加工を困難にする。
【００２０】これは、従来では、メモリセル部分におい
ても、多種類の膜形成がなされており、段差が多くなっ
ているので、逆にそのために、ドライエッチングにおい
ても下地のダメージを緩和しているわけであり、あまり
問題になっていなかったが、近年、微細化の進展ととも
に、厚さ方向にも段差を小さくしなくてはならなくなっ
てきている。フォーカスマージンを小さくしなくてはな
らない点もその一因として挙げられる。このフォーカス
マージンにはステッパーステージの傾きやウエハのひず
みやステッパーのフォーカス合わせ精度等を考慮する必
要があり、デバイス構造の高低は、例え１０００Åでも
減らすことが要求されている。
ても、多種類の膜形成がなされており、段差が多くなっ
ているので、逆にそのために、ドライエッチングにおい
ても下地のダメージを緩和しているわけであり、あまり
問題になっていなかったが、近年、微細化の進展ととも
に、厚さ方向にも段差を小さくしなくてはならなくなっ
てきている。フォーカスマージンを小さくしなくてはな
らない点もその一因として挙げられる。このフォーカス
マージンにはステッパーステージの傾きやウエハのひず
みやステッパーのフォーカス合わせ精度等を考慮する必
要があり、デバイス構造の高低は、例え１０００Åでも
減らすことが要求されている。
【００２１】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、同一半導体基板上に、メモ
リ領域と周辺回路領域とを備えた半導体記憶装置の製造
方法において、上記半導体基板上の少なくともメモリ領
域及び周辺回路領域にゲート絶縁膜及びゲート電極材料
を堆積させる工程と、上記メモリ領域上と上記周辺回路
領域におけるゲート電極となる領域上とにレジストパタ
ーンを形成し、該レジストパターンをマスクに上記ゲー
ト絶縁膜及びゲート電極をパターニングする工程と、上
記レジストパターンを除去した後、上記周辺回路領域に
おけるソース・ドレイン領域の低濃度不純物領域を形成
するためのイオン注入を行う工程と、少なくとも上記メ
モリ領域と上記周辺回路領域との上に絶縁膜を形成し、
エッチバックすることにより、上記周辺回路領域におけ
るゲート電極側壁に側壁保護膜を形成する工程と、上記
ゲート電極材料、上記周辺回路領域におけるゲート電極
及び上記側壁保護膜をマスクに上記周辺回路領域におけ
るソース・ドレイン領域の高濃度不純物領域を形成する
ためのイオン注入を行う工程と、上記周辺回路領域上及
び上記メモリ領域のゲート電極となる領域上とにレジス
トパターンを形成し、該レジストパターンをマスクに上
記ゲート絶縁膜及びゲート電極をパターニングする工程
と、該レジストパターンをマスクに上記メモリ領域のソ
ース・ドレイン領域の高濃度不純物領域を形成するため
のイオン注入を行う工程とを有することを特徴とするも
のである。
の半導体装置の製造方法は、同一半導体基板上に、メモ
リ領域と周辺回路領域とを備えた半導体記憶装置の製造
方法において、上記半導体基板上の少なくともメモリ領
域及び周辺回路領域にゲート絶縁膜及びゲート電極材料
を堆積させる工程と、上記メモリ領域上と上記周辺回路
領域におけるゲート電極となる領域上とにレジストパタ
ーンを形成し、該レジストパターンをマスクに上記ゲー
ト絶縁膜及びゲート電極をパターニングする工程と、上
記レジストパターンを除去した後、上記周辺回路領域に
おけるソース・ドレイン領域の低濃度不純物領域を形成
するためのイオン注入を行う工程と、少なくとも上記メ
モリ領域と上記周辺回路領域との上に絶縁膜を形成し、
エッチバックすることにより、上記周辺回路領域におけ
るゲート電極側壁に側壁保護膜を形成する工程と、上記
ゲート電極材料、上記周辺回路領域におけるゲート電極
及び上記側壁保護膜をマスクに上記周辺回路領域におけ
るソース・ドレイン領域の高濃度不純物領域を形成する
ためのイオン注入を行う工程と、上記周辺回路領域上及
び上記メモリ領域のゲート電極となる領域上とにレジス
トパターンを形成し、該レジストパターンをマスクに上
記ゲート絶縁膜及びゲート電極をパターニングする工程
と、該レジストパターンをマスクに上記メモリ領域のソ
ース・ドレイン領域の高濃度不純物領域を形成するため
のイオン注入を行う工程とを有することを特徴とするも
のである。
【００２２】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記絶縁膜を素子分離領域上にも形成
することを特徴とする、請求項１に記載の半導体記憶装
置の製造方法である。
置の製造方法は、上記絶縁膜を素子分離領域上にも形成
することを特徴とする、請求項１に記載の半導体記憶装
置の製造方法である。
【００２３】
【実施の形態】以下、一の実施の形態に基づいて、本発
明を詳細に説明する。
明を詳細に説明する。
【００２４】図１乃至図７は一の実施の形態の半導体装
置の製造工程図である。尚、各図において、（ａ）はメ
モリ領域の断面を示し、（ｂ）は周辺回路領域のＮＭＯ
Ｓトランジスタの断面を示す。但し、周辺回路領域はＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣ
ＭＯＳトランジスタ構造であるが、ＰＭＯＳトランジス
タは図示していない。
置の製造工程図である。尚、各図において、（ａ）はメ
モリ領域の断面を示し、（ｂ）は周辺回路領域のＮＭＯ
Ｓトランジスタの断面を示す。但し、周辺回路領域はＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣ
ＭＯＳトランジスタ構造であるが、ＰＭＯＳトランジス
タは図示していない。
【００２５】図１（ａ）、（ｂ）に示すように、シリコ
ン基板１の表面に選択酸化法またはシャロートレンチ法
（ＳＴＩ）によって形成した膜厚２００〜６００ｎｍの
シリコン酸化膜１２と膜厚６〜１２ｎｍのゲート酸化膜
３をシリコン酸化膜２の無い領域に形成する。
ン基板１の表面に選択酸化法またはシャロートレンチ法
（ＳＴＩ）によって形成した膜厚２００〜６００ｎｍの
シリコン酸化膜１２と膜厚６〜１２ｎｍのゲート酸化膜
３をシリコン酸化膜２の無い領域に形成する。
【００２６】次に、図２（ａ）、（ｂ）に示すように、
膜厚５０〜２５０ｎｍの第１ポリシリコン膜４を堆積し
て、これにリンを注入又は拡散した後、膜厚５０〜２０
０ｎｍのタングステン等の高融点金属又は高融点金属シ
リサイド膜５を堆積し、さらに膜厚５０〜２５０ｎｍの
ＨＴＯ又はＬＴＯ又はＳｉＯＮ膜等の、エッチングマス
ク及び反射防止膜となる積層膜６を形成する。
膜厚５０〜２５０ｎｍの第１ポリシリコン膜４を堆積し
て、これにリンを注入又は拡散した後、膜厚５０〜２０
０ｎｍのタングステン等の高融点金属又は高融点金属シ
リサイド膜５を堆積し、さらに膜厚５０〜２５０ｎｍの
ＨＴＯ又はＬＴＯ又はＳｉＯＮ膜等の、エッチングマス
ク及び反射防止膜となる積層膜６を形成する。
【００２７】次に、図３（ａ）、（ｂ）に示すように、
フォトレジスト７をマスクに、周辺回路のＬＴＯ又はＨ
ＴＯ又はＳｉＯＮ膜等の積層膜６をエッチングし、続い
てタングステン等の高融点金属又は高融点金属シリサイ
ド膜５及びポリシリコン膜４を順次エッチングを行い、
周辺回路領域のゲート電極を形成する。尚、フォトレジ
スト７を用いて、積層膜６をエッチング後、フォトレジ
スト７を除去し、積層膜６をマスクに高融点金属又は高
融点金属シリサイド膜５及びポリシリコン膜４を順次エ
ッチングしてもよい。
フォトレジスト７をマスクに、周辺回路のＬＴＯ又はＨ
ＴＯ又はＳｉＯＮ膜等の積層膜６をエッチングし、続い
てタングステン等の高融点金属又は高融点金属シリサイ
ド膜５及びポリシリコン膜４を順次エッチングを行い、
周辺回路領域のゲート電極を形成する。尚、フォトレジ
スト７を用いて、積層膜６をエッチング後、フォトレジ
スト７を除去し、積層膜６をマスクに高融点金属又は高
融点金属シリサイド膜５及びポリシリコン膜４を順次エ
ッチングしてもよい。
【００２８】次に、図４（ａ）、（ｂ）に示すように、
フォトレジスト７を除去した後、レジスト（図示せず）
でＰＭＯＳトランジスタ形成領域をマスクして、ＮＭＯ
Ｓトランジスタの低濃度のｎ型不純物のイオン注入を行
って、低濃度拡散層８を形成する。次に、同様にＮＭＯ
Ｓトランジスタ形成領域をレジスト（図示せず）でマス
クして、ｐ型不純物をイオン注入して、ＰＭＯＳトラン
ジスタの低濃度拡散層（図示せず）を形成する。
フォトレジスト７を除去した後、レジスト（図示せず）
でＰＭＯＳトランジスタ形成領域をマスクして、ＮＭＯ
Ｓトランジスタの低濃度のｎ型不純物のイオン注入を行
って、低濃度拡散層８を形成する。次に、同様にＮＭＯ
Ｓトランジスタ形成領域をレジスト（図示せず）でマス
クして、ｐ型不純物をイオン注入して、ＰＭＯＳトラン
ジスタの低濃度拡散層（図示せず）を形成する。
【００２９】次に、図５（ａ）、（ｂ）に示すように、
側壁保護膜９を形成するためのＬＴＯ又はＨＴＯ又はＳ
ｉＮを５０〜２５０ｎｍ堆積し、全面エッチバックを行
い、側壁保護膜を形成する。このときに、ＬＴＯ又はＨ
ＴＯ又はＳｉＮの下にあるＣＶＤ膜６を連続的にエッチ
ングする。続いて、周辺回路の必要なところだけ開口す
るフォトレジストを形成し、ＮＭＯＳトランジスタの高
濃度のｎ型不純物のイオン注入を行って、高濃度拡散層
１０を形成する。次に、同様にＰＭＯＳトランジスタの
高濃度拡散層（図示せず）を高濃度のｐ型不純物のイオ
ン注入によって形成する。
側壁保護膜９を形成するためのＬＴＯ又はＨＴＯ又はＳ
ｉＮを５０〜２５０ｎｍ堆積し、全面エッチバックを行
い、側壁保護膜を形成する。このときに、ＬＴＯ又はＨ
ＴＯ又はＳｉＮの下にあるＣＶＤ膜６を連続的にエッチ
ングする。続いて、周辺回路の必要なところだけ開口す
るフォトレジストを形成し、ＮＭＯＳトランジスタの高
濃度のｎ型不純物のイオン注入を行って、高濃度拡散層
１０を形成する。次に、同様にＰＭＯＳトランジスタの
高濃度拡散層（図示せず）を高濃度のｐ型不純物のイオ
ン注入によって形成する。
【００３０】次に、図６（ａ）、（ｂ）に示すように、
メモリ領域の必要なところにフォトマスク１７を形成
し、タングステン等の高融点金属又は高融点金属シリサ
イド膜及びポリシリコン膜４を順次エッチングし、メモ
リ領域のゲート電極を形成する。続いて、低濃度のｎ型
不純物のイオン注入を行って、低濃度拡散層１１を形成
する。
メモリ領域の必要なところにフォトマスク１７を形成
し、タングステン等の高融点金属又は高融点金属シリサ
イド膜及びポリシリコン膜４を順次エッチングし、メモ
リ領域のゲート電極を形成する。続いて、低濃度のｎ型
不純物のイオン注入を行って、低濃度拡散層１１を形成
する。
【００３１】次に、図７（ａ）、（ｂ）に示すように、
ＣＶＤ、フォトエッチング等を繰り返し、ビットライン
１２及びキャパシタ１３、２０を形成するか、図８
（ａ）、（ｂ）に示すように、キャパシタを形成せず
に、ＣＶＤ、フォトエッチング等を繰り返し、メタル配
線１４を形成する。
ＣＶＤ、フォトエッチング等を繰り返し、ビットライン
１２及びキャパシタ１３、２０を形成するか、図８
（ａ）、（ｂ）に示すように、キャパシタを形成せず
に、ＣＶＤ、フォトエッチング等を繰り返し、メタル配
線１４を形成する。
【００３２】前者の構造の具体的な製造方法は、以下の
通りである。まず、ＣＶＤ法でゲート電極４、５上に絶
縁膜を形成し、フォトリソグラフィ法及びエッチング法
でビットライン１２とシリコン基板１とのコンタクトホ
ールを形成し、次に、ＣＶＤ法でタングステンシリサイ
ド等の高融点金属シリサイド／Ｎ+ポリシリコンを形成
し、フォトリソグラフィ法及びエッチング法でビットラ
イン１２を加工する。
通りである。まず、ＣＶＤ法でゲート電極４、５上に絶
縁膜を形成し、フォトリソグラフィ法及びエッチング法
でビットライン１２とシリコン基板１とのコンタクトホ
ールを形成し、次に、ＣＶＤ法でタングステンシリサイ
ド等の高融点金属シリサイド／Ｎ+ポリシリコンを形成
し、フォトリソグラフィ法及びエッチング法でビットラ
イン１２を加工する。
【００３３】次に、ＣＶＤ法でキャパシタ下部電極１３
とビットライン１２との間の絶縁膜を形成する。次に、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極１３とシリコン基板１とのコンタクトホールと形
成する。次に、ＣＶＤ法でＮ+ポリシリコンを堆積し、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極１３を形成する。次に、キャパシタ用絶縁膜（図
示せず）を形成し、Ｎ+ポリシリコンをＣＶＤ法で堆積
する。
とビットライン１２との間の絶縁膜を形成する。次に、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極１３とシリコン基板１とのコンタクトホールと形
成する。次に、ＣＶＤ法でＮ+ポリシリコンを堆積し、
フォトリソグラフィ法及びエッチング法でキャパシタ下
部電極１３を形成する。次に、キャパシタ用絶縁膜（図
示せず）を形成し、Ｎ+ポリシリコンをＣＶＤ法で堆積
する。
【００３４】次に、フォトリソグラフィ法及びエッチン
グ法でキャパシタ上部電極２０を形成する。次に、キャ
パシタ上部電極２０とメタル配線１４との間の層間絶縁
膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法
及びエッチング法でメタル配線１４と基板１との間のコ
ンタクトホールを形成する。次に、スパッタ法でメタル
を堆積した後、フォトリソグラフィ法及びエッチング法
でメタル配線１４を形成する。
グ法でキャパシタ上部電極２０を形成する。次に、キャ
パシタ上部電極２０とメタル配線１４との間の層間絶縁
膜をＣＶＤ法で堆積する。次に、フォトリソグラフィ法
及びエッチング法でメタル配線１４と基板１との間のコ
ンタクトホールを形成する。次に、スパッタ法でメタル
を堆積した後、フォトリソグラフィ法及びエッチング法
でメタル配線１４を形成する。
【００３５】また、後者の構造の具体的な製造方法は、
以下の通りである。まず、ＣＶＤ法でゲート電極４、５
上に絶縁膜を形成し、フォトリソグラフィ法及びエッチ
ング法でビットライン１２とシリコン基板１とのコンタ
クトホールを形成する。次に、ＣＶＤ法でタングステン
シリサイド等の高融点金属シリサイド／Ｎ+ポリシリコ
ンを形成し、フォトリソグラフィ法及びエッチング法で
ビットライン１２を加工する。
以下の通りである。まず、ＣＶＤ法でゲート電極４、５
上に絶縁膜を形成し、フォトリソグラフィ法及びエッチ
ング法でビットライン１２とシリコン基板１とのコンタ
クトホールを形成する。次に、ＣＶＤ法でタングステン
シリサイド等の高融点金属シリサイド／Ｎ+ポリシリコ
ンを形成し、フォトリソグラフィ法及びエッチング法で
ビットライン１２を加工する。
【００３６】次に、キャパシタ上部電極２０とメタル配
線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次
に、フォトリソグラフィ法及びエッチング法でメタル配
線１４と基板１との間のコンタクトホールを形成する。
次に、スパッタ法でメタルを堆積した後、フォトリソグ
ラフィ法及びエッチング法でメタル配線１４を形成す
る。
線１４との間の層間絶縁膜をＣＶＤ法で堆積する。次
に、フォトリソグラフィ法及びエッチング法でメタル配
線１４と基板１との間のコンタクトホールを形成する。
次に、スパッタ法でメタルを堆積した後、フォトリソグ
ラフィ法及びエッチング法でメタル配線１４を形成す
る。
【００３７】このように作製した半導体装置は、シリコ
ン基板１へのダメージによるリーク電流の抑制、素子分
離特性の劣化によるリーク電流の抑制が余分な標高差を
発生させることなく作製することができる。
ン基板１へのダメージによるリーク電流の抑制、素子分
離特性の劣化によるリーク電流の抑制が余分な標高差を
発生させることなく作製することができる。
【００３８】尚、本実施の形態では、周辺回路領域はＣ
ＭＯＳトランジスタ構造としたが、ＮＭＯＳトランジス
タ構造又はＰＭＯＳトランジスタ構造であってもよい。
ＭＯＳトランジスタ構造としたが、ＮＭＯＳトランジス
タ構造又はＰＭＯＳトランジスタ構造であってもよい。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、キャパシタをもった随時記憶保持動
作の必要な半導体記憶装置において、余分な標高差を与
えることなく、エッチングダメージを与えないように
し、データ保持特性の長い低消費電力の半導体装置を実
現できる。
用いることにより、キャパシタをもった随時記憶保持動
作の必要な半導体記憶装置において、余分な標高差を与
えることなく、エッチングダメージを与えないように
し、データ保持特性の長い低消費電力の半導体装置を実
現できる。
【００４０】また、キャパシタを有しない読み出し専用
の半導体記憶装置において、リーク電流の抑制により、
読みだしレベルが下がらずに低電圧動作を実現できる。
の半導体記憶装置において、リーク電流の抑制により、
読みだしレベルが下がらずに低電圧動作を実現できる。
【図１】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図２】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図３】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図４】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図５】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図６】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図７】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図８】（ａ）は本発明の一実施の形態の半導体装置の
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
製造工程のメモリ領域の一部断面図であり、（ｂ）は同
半導体装置の製造工程の周辺回路領域の一部断面図であ
る。
【図９】第１の従来の多層配線構造の半導体装置の製造
工程図である。
工程図である。
【図１０】第２の従来の多層配線構造の半導体装置の製
造工程図である。
造工程図である。
【図１１】第３の従来の多層配線構造の半導体装置の製
造工程図である。
造工程図である。
１ シリコン基板 ２ シリコン酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜（ゲート電極） ５ 高融点金属膜又は高融点金属シリサイド膜（ゲート
電極） ６ ハードマスク又は反射防止膜 ７ フォトマスク ８ 第１の低濃度拡散層 ９ 側壁保護膜 １０ 高濃度拡散層 １１ 第２の低濃度拡散層 １２ ビットライン １３ キャパシタ下部電極 １４ メタル配線 １７ フォトマスク ２０ キャパシタ上部電極
電極） ６ ハードマスク又は反射防止膜 ７ フォトマスク ８ 第１の低濃度拡散層 ９ 側壁保護膜 １０ 高濃度拡散層 １１ 第２の低濃度拡散層 １２ ビットライン １３ キャパシタ下部電極 １４ メタル配線 １７ フォトマスク ２０ キャパシタ上部電極
フロントページの続き Ｆターム(参考） 5F083 AD10 AD21 AD48 AD56 GA06 JA35 JA39 JA53 KA05 NA01 PR07 PR38 PR43 PR44 PR45 PR53 PR54 PR55 ZA04 ZA05 ZA06
Claims (2)
- 【請求項１】 同一半導体基板上に、メモリ領域と周辺
回路領域とを備えた半導体記憶装置の製造方法におい
て、 上記半導体基板上の少なくともメモリ領域及び周辺回路
領域にゲート絶縁膜及びゲート電極材料を堆積させる工
程と、 上記メモリ領域上と上記周辺回路領域におけるゲート電
極となる領域上とにレジストパターンを形成し、該レジ
ストパターンをマスクに上記ゲート絶縁膜及びゲート電
極をパターニングする工程と、 上記レジストパターンを除去した後、上記周辺回路領域
におけるソース・ドレイン領域の低濃度不純物領域を形
成するためのイオン注入を行う工程と、 少なくとも上記メモリ領域と上記周辺回路領域との上に
絶縁膜を形成し、エッチバックすることにより、上記周
辺回路領域におけるゲート電極側壁に側壁保護膜を形成
する工程と、 上記ゲート電極材料、上記周辺回路領域におけるゲート
電極及び上記側壁保護膜をマスクに上記周辺回路領域に
おけるソース・ドレイン領域の高濃度不純物領域を形成
するためのイオン注入を行う工程と、 上記周辺回路領域上及び上記メモリ領域のゲート電極と
なる領域上とにレジストパターンを形成し、該レジスト
パターンをマスクに上記ゲート絶縁膜及びゲート電極を
パターニングする工程と、 該レジストパターンをマスクに上記メモリ領域のソース
・ドレイン領域の高濃度不純物領域を形成するためのイ
オン注入を行う工程とを有することを特徴とする、半導
体記憶装置の製造方法。 - 【請求項２】 上記絶縁膜を素子分離領域上にも形成す
ることを特徴とする、請求項１に記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27677498A JP3566861B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27677498A JP3566861B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114477A true JP2000114477A (ja) | 2000-04-21 |
| JP3566861B2 JP3566861B2 (ja) | 2004-09-15 |
Family
ID=17574178
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|---|---|---|---|
| JP27677498A Expired - Fee Related JP3566861B2 (ja) | 1998-09-30 | 1998-09-30 | 半導体記憶装置の製造方法 |
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|---|---|
| JP (1) | JP3566861B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| KR100363099B1 (ko) * | 2001-01-12 | 2002-12-05 | 삼성전자 주식회사 | 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법 |
-
1998
- 1998-09-30 JP JP27677498A patent/JP3566861B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2004214544A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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